CN105390497B - 包括带电荷体侧墙的cmos器件及其制造方法 - Google Patents

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Abstract

公开了包括带电荷体侧墙的互补金属氧化物半导体(CMOS)器件及其制造方法。根据实施例，CMOS器件可以包括n型器件和p型器件，n型器件和p型器件各自均可以包括：在衬底上依次形成的构图的第一半导体层和第二半导体层，其中，第一半导体层和第二半导体层被构图为鳍状结构，且第一半导体层相对于第二半导体层横向凹入；在所述横向凹入中形成的体侧墙，体侧墙包括电介质材料；在衬底上形成的隔离层，所述隔离层的顶面位于第一半导体层的顶面和底面之间，其中鳍状结构在隔离层上方的部分充当该n型器件或p型器件的鳍；以及在隔离层上形成的与鳍相交的栅堆叠，其中，体侧墙带有电荷。

Description

包括带电荷体侧墙的CMOS器件及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种包括带电荷体侧墙的互补金属氧化物半导体(CMOS)器件及其制造方法。
背景技术
随着平面型半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了立体型半导体器件如FinFET(鳍式场效应晶体管)。一般而言，FinFET包括在衬底上竖直形成的鳍以及与鳍相交的栅极。因此，沟道区形成于鳍中，且其宽度主要由鳍的高度决定。然而，在集成电路制造工艺中，难以控制晶片上形成的鳍的高度相同，从而导致晶片上器件性能的不一致性。
特别是，在体FinFET(即，形成于体半导体衬底上的FinFET)中，在源漏区之间可能存在经由鳍下方衬底部分的泄漏，这也可称作穿通(punch-through)。目前，难以形成高质量的穿通阻止层。
发明内容
本公开的目的至少部分地在于提供一种具有新颖的穿通阻止层结构的互补金属氧化物半导体(CMOS)器件及其制造方法。
根据本公开的一个方面，提供了一种CMOS器件，包括n型器件和p型器件，其中，n型器件和p型器件各自均包括：在衬底上依次形成的构图的第一半导体层和第二半导体层，其中，第一半导体层和第二半导体层被构图为鳍状结构，且第一半导体层相对于第二半导体层横向凹入；在所述横向凹入中形成的体侧墙，体侧墙包括电介质材料；在衬底上形成的隔离层，所述隔离层的顶面位于第一半导体层的顶面和底面之间，其中鳍状结构在隔离层上方的部分充当该n型器件或p型器件的鳍；以及在隔离层上形成的与鳍相交的栅堆叠，其中，体侧墙带有电荷。
根据本公开的另一方面，提供了一种制造CMOS器件的方法，包括：在衬底上依次形成第一半导体层和第二半导体层；对第二半导体层、第一半导体层进行构图，以在n型器件区域中形成针对n型器件的第一鳍状结构且在p型器件区域中形成针对p型器件的第二鳍状结构；选择性刻蚀第一和第二鳍状结构各自的第一半导体层，使其横向凹入；在第一和第二鳍状结构各自的横向凹入中分别填充带电荷的电介质，以形成第一体侧墙和第二体侧墙；在衬底上形成隔离层，所述隔离层露出所述第一和第二体侧墙各自的一部分，其中第一鳍状结构在隔离层上方的部分充当该n型器件的鳍，第二鳍状结构在隔离层上方的部分充当该p型器件的鳍；以及在隔离层上形成分别与各鳍相交的第一栅堆叠和第二栅堆叠。
根据本公开的实施例，鳍状结构包括第一半导体层和第二半导体层，且第一半导体层相对于第二半导体层凹入。在第一半导体层的该横向凹入中，形成带电荷的体侧墙。该体侧墙可以在第一半导体层中引入空穴或电子，从而使第一半导体层呈现p型或n型，并因此可以很好地充当该半导体器件的穿通阻止层。与通过离子注入或热扩散等方式形成的常规穿通阻止层相比，可以在鳍的高度方向上实现更陡峭的穿通阻止层电子或空穴分布，并因此减小随机掺杂波动。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-13是示出了根据本公开实施例的制造半导体器件流程的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种CMOS器件，包括n型器件和p型器件(例如，FinFET，特别是体FinFET)。n型器件和p型器件均可以包括在衬底上形成的鳍状结构，鳍状结构可以被衬底上形成的隔离层限定出该器件的鳍。具体地，隔离层在衬底上形成为露出一部分鳍状结构，即，隔离层在鳍状结构两侧的衬底上形成。鳍状结构被隔离层露出的部分(即，鳍状结构在隔离层或者具体地在隔离层顶面上方的部分)可以充当该器件的鳍，随后在鳍上形成栅介质层和栅电极层。具体地，可以形成与鳍相交的栅堆叠，栅堆叠包括依次堆叠的栅介质层和栅电极层。
根据本公开的实施例，可以在衬底上例如通过外延形成至少一个半导体层。这样，在例如通过刻蚀来构图鳍状结构时，为形成相同高度的鳍状结构，刻蚀进入衬底中的深度相对于常规技术可以减小(甚至可以为零，这种情况下，完全通过所述至少一个半导体层来形成鳍状结构)，从而可以更加容易控制刻蚀深度的一致性。此外，外延层的厚度一致性可以相对容易地控制，结果，可以改善最终形成的鳍状结构的高度的一致性。
根本公开的优选实施例，所述至少一个半导体层包括两个或更多的半导体层。在这些半导体层中，相邻的半导体层可以相对于彼此具有刻蚀选择性，从而可以选择性刻蚀每一半导体层。在形成鳍状结构之后，可以选择性刻蚀其中的某一层(或多层)，使其横向变窄(凹入)。可以在这种横向凹入中填充电介质，以形成体侧墙(body spacer)。另外，如此形成隔离层，使得隔离层露出体侧墙的一部分。从而体侧墙位于最终形成鳍的底部(初始形成的鳍状结构被隔离层所包围的部分不再充当用来形成沟道的真正鳍)。
这样，在最终形成鳍的底部，由于体侧墙，随后形成的栅与鳍之间的电介质层较厚，从而形成的寄生电容相对较小。
根据本公开的实施例，体侧墙可以带电荷。于是，带电荷的体侧墙可以在第一半导体层中引入空穴或电子。因此，第一半导体层可以充当穿通阻止层。
例如，第一半导体层可以包括n型掺杂剂。在此情况下，对于n型器件，体侧墙可以带相对多的净负电荷，使得第一半导体层呈现p型；而对于p型器件，体侧墙可以带相对少的净负电荷或者带净正电荷，使得第一半导体层呈现n型。备选地，第二半导体层可以包括p型掺杂剂。在此情况下，对于n型器件，体侧墙可以带相对少的净正电荷或者带净负电荷，使得第一半导体层呈现p型；而对于p型器件，体侧墙可以带相对多的净正电荷，使得第二半导体层呈现n型。
根据本公开的实施例，隔离层可以通过在衬底上淀积电介质材料然后回蚀来形成。电介质材料可以基本上覆盖所形成的鳍状结构，且位于鳍状结构顶部的电介质材料厚度充分小于位于衬底上的电介质材料厚度，例如初始鳍状结构顶部的电介质材料厚度可以小于位于衬底上的电介质材料厚度的三分之一，优选为四分之一。例如，这可以通过高密度等离子体(HDP)淀积来实现。另外，在形成多个鳍状结构的情况下，位于每一鳍状结构的顶面之上的电介质材料的厚度可以小于与其相邻的鳍状结构之间间距的二分之一。这样，在随后的回蚀中，可以减少刻蚀深度，从而能够增加刻蚀控制精度。
本公开可以各种形式呈现，以下将描述其中一些示例。
如图1所示，提供衬底1000。该衬底1000可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1000中，可以形成n型阱1000-1和p型阱1000-2，以供随后在其上分别形成p型器件和n型器件。例如，n型阱1000-1可以通过在衬底1000中注入n型杂质如P或As来形成，p型阱1000-2可以通过在衬底1000中注入p型杂质如B来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成n型阱、p型阱，在此不再赘述。
在该示例中，衬底1002的左半侧区域用于形成p型器件(可称作p型器件区域)，而右半侧用于形成n型器件(可称作n型器件区域)。当然，本公开不限于此。CMOS器件中n型器件和p型器件的布局可以根据电路设计而定。
这里需要指出的是，尽管在以下描述中说明了分别在n型阱和p型阱中形成互补器件的工艺，但是本公开不限于此。例如，本公开同样适用于非互补工艺。而且，以下涉及互补器件的一些处理，在某些实现方式中并非是必须的。
在衬底1000上，例如通过外延生长，形成第一半导体层1002。例如，第一半导体层1002可以包括SiGe(Ge原子百分比例如为约5-20％)，厚度为约10-50nm。在外延生长第一半导体层的过程中，可以对其进行原位掺杂，例如通过P(磷)而掺杂为n型，掺杂浓度例如为1E18-3E18cm-3。
接下来，在第一半导体层1002上，例如通过外延生长，形成第二半导体层1004。例如，第二半导体层1004可以包括Si，厚度为约20-100nm。
在第二半导体层1004上，可以形成保护层1006。保护层1006例如可以包括氧化物(例如，氧化硅)，厚度为约10-50nm。这种保护层1006可以在随后的处理中保护鳍的端部。
随后，可以对如此形成的第二半导体层1004、第一半导体层1002和衬底进行构图，以形成鳍状结构。例如，这可以如下进行。具体地，在保护层1006上按设计形成构图的光刻胶1008。通常，光刻胶1008被构图为一系列平行的等间距线条。然后，如图2所示，以构图的光刻胶1008为掩模，依次选择性刻蚀例如反应离子刻蚀(RIE)保护层1006、第二半导体层1004、第一半导体层1002和衬底1000，从而形成鳍状结构。
在互补工艺的情况下，还可以如图3所示，来在n型区域和p型区域之间形成隔离。具体地，可以在衬底上形成光刻胶1010，并对光刻胶1010进行构图，以露出n型区域和p型区域之间界面周围的一定区域。然后，通过选择性刻蚀例如RIE，去除该区域存在的保护层、第二半导体层、第一半导体层。也可以进一步选择性刻蚀如RIE衬底。从而在n型区域和p型区域之间形成隔离地带，该隔离地带随后可以被电介质所填充。然后，可以去除光刻胶1010。
可以看到，在图2的操作中，形成鳍状结构的刻蚀步骤进入到衬底1000中；然后，通过图3中的操作，可以使得p型阱和n型阱之间的接触面积(即，形成的pn结的面积)较小。但是，本公开不限于此。例如，在非互补工艺，或者在单一类型(p型或n型)器件的局部区域，图2中对第一半导体层1002的刻蚀可以停止于衬底1000，并且随后不再对衬底1000进行刻蚀也是可行的；图3所示的操作可能也并非是必须的。通过刻蚀所形成的(鳍状结构之间的)沟槽的形状不一定是图2中所示的规则矩形形状，可以是例如从上到下逐渐变小的锥台形。另外，所形成的鳍状结构的位置和数目不限于图2所示的示例。
在图2所示的示例中，在n型阱1000-1和p型阱1000-2之间的界面处，也形成了鳍状结构。由于图3所示的隔离形成工艺，该鳍状结构也被去除。于是，得到了图4所示的结构。
接着，如图5所示，可以相对于保护层1006(例如，氧化硅)、衬底1000和第二半导体层1004(例如，Si)，选择性刻蚀第一半导体层1002(例如，SiGe)，使得第一半导体层1002横向凹入。因此，鳍状结构中由第一半导体层构成的部分变窄。该横向凹入的宽度(图中水平方向上的维度)可以为约3～10nm。
然后，如图6所示，在横向凹入中填充电介质，以形成体侧墙1012-1/1012-2。例如，这种填充例如可以通过淀积电介质，然后回蚀(例如，RIE)以选择性去除淀积的电介质位于横向凹入之外的部分来实现。体侧墙1012-1/1-12-2可以包括氮化物(例如，氮化硅)或低K电介质如SiOF、SiCOH、SiO、SiCO、SiCON等。在淀积的电介质包括氮化物的示例中，在淀积电介质之前，可选地可以淀积一层薄氧化物(未示出)作为垫层，以便缓解氮化物的应力。
根据本公开的实施例，体侧墙1012-1/1012-2可以带有电荷，以便在第一半导体层1002中引入空穴或电子。具体地，带电的体侧墙1012-1/1012-2可以改变鳍状结构中与之相对应的部分(即，第一半导体层1002-1/1002-2)中的电势场，这种电势场可以使热产生的电子或空穴拉入或拉出其中，从而使得电子或空穴囤积在鳍状结构的该部分中。
体侧墙中的电荷可以通过形成体侧墙的电介质的至少一部分中包含的电荷来实现。例如，在体侧墙为氧化物/氮化物叠层的示例中，氮化物，或氧化物，或氮化物和氧化物二者可以含电荷。例如，可以进行表面等离子处理(例如，限于表面处，如距表面约1～2nm之内)，将电荷引入到电介质中。具体地，等离子轰击电介质层表面从而在其中产生缺陷态，这种缺陷态可以带负电荷或正电荷。
具体地，对于将要在n型阱1000-1上形成的p型器件，第一半导体层1002整体上可以呈现n型；对于将要在p型阱1000-2上形成的n型器件，第一半导体层1002整体上可以呈现p型。这样，第一半导体层1002随后可以充当穿通阻止层。
为此，在第一半导体层1002包括n型掺杂剂(例如，上述P)的该示例中，针对p型器件的体侧墙1012-1可以带相对少的净负电荷或者带净正电荷(例如，密度为约1×1017～1×1021cm-3)，从而可以在第一半导体层1002中保持或引入相对高的电子浓度(例如，密度为约1×1017～5×1018cm-3)。因此，在n型阱1000-1上，第一半导体层1002整体上仍然呈现n型。另一方面，针对n型器件的体侧墙1012-2可以带相对高的净负电荷(例如，密度为约1×1017～1×1021cm-3)，从而可以在第一半导体层1002中保持或引入相对高的空穴浓度(例如，密度为约1×1017～5×1018cm-3)。因此，在p型阱1000-2上，第一半导体层1002可以转变为整体上呈现p型(尽管其中包括n型掺杂剂如上述P)。
对于p型器件和n型器件的不同体侧墙1012-1和1012-2可以通过针对p型器件区域和n型器件区域分别进行处理来形成。在对一种类型的器件区域进行处理时，可以利用掩模(例如，光刻胶)来遮挡另一类型的器件区域。在一示例中，可以在图5所示的结构上淀积带带相对多负电荷的电介质，并对其进行回蚀，以在横向凹入中形成体侧墙。然后，可以利用光刻胶遮蔽n型器件区域，并选择性去除p型器件区域上带相对多负电荷的体侧墙。同样地，通过淀积和回蚀带相对少负电荷或者带净正电荷的电介质，可以在p型器件区域上形成带相对少负电荷或者带净正电荷的体侧墙。随后，可以去除光刻胶。
根据另一实施例，第一半导体层1002在外延时可以被原位掺杂为p型，从而其中包括p型掺杂剂。此时，针对p型器件的体侧墙1012-1可以带相对多的净正电荷(例如，密度为约1×1017～1×1021cm-3)，从而可以在第一半导体层1002中保持或引入相对高的电子浓度(例如，密度为约1×1017～5×1018cm-3)。因此，在n型阱1000-1上，第一半导体层1002整体上可以转变为整体上呈现n型(尽管其中包括p型掺杂剂)。另一方面，针对n型器件的体侧墙1012-2带相对少的净正电荷或者带净负电荷(例如，密度为约1×1017～1×1021cm-3)，从而可以在第一半导体层1002中保持或引入相对高的空穴浓度(例如，密度为约1×1017～5×1018cm-3)。因此，在p型阱1000-2上，第一半导体层1002整体上仍然呈现p型。
在以上实施例在，第一半导体层1002被预先掺杂。但是，本公开不限于此。即便第一半导体层1002不掺杂，通过带电的体侧墙，也可以使其转变为n型或p型。
在通过上述处理形成具有带电荷体侧墙的鳍状结构之后，可以形成与鳍相交的栅堆叠，并形成最终的半导体器件(例如，FinFET)。
为了隔离栅堆叠和衬底，在衬底上首先形成隔离层。这种隔离层例如可以通过在衬底上淀积电介质材料，且然后进行回蚀来形成。在回蚀过程中，控制回蚀深度，使得回蚀后的隔离层能够使体侧墙的一部分露出(相对于隔离层的顶面突出)。例如，隔离层可以包括高密度等离子体(HDP)氧化物(例如，氧化硅)。
在此，为了改善回蚀之后隔离层(顶面的)高度的一致性，并因此改善最终形成的鳍的高度的一致性，如图7所示，在淀积电介质材料1014的过程中，使得电介质材料1014基本上覆盖鳍状结构(在多个鳍状结构的情况下，基本上填充鳍状结构之间的间隙)。根据本公开的实施例，可以如此淀积，使得鳍状结构顶部的电介质材料厚度充分小于位于衬底上的电介质材料厚度，并且一般来说鳍状结构顶部的电介质材料厚度都小于位于衬底上的电介质材料厚度的三分之一，优选为四分之一。例如，每一鳍状结构顶部的电介质材料厚度一般不大于20nm，而位于衬底上的电介质材料厚度可达100nm左右。
根据本公开的一示例，电介质材料1014可以包括通过高密度等离子体(HDP)淀积形成的氧化物(例如，氧化硅)。由于HDP的特性，在淀积过程中可以使得鳍状结构顶部的电介质材料(沿垂直于衬底方向的)厚度和鳍状结构侧面的电介质材料(沿平行于衬底的方向，即横向的)厚度要小于鳍状结构之间衬底上的电介质材料(沿垂直于衬底方向的)厚度。因为HDP的这种特性，在常规技术中通常并不采用HDP淀积来制作氧化隔离。
在此，例如可以通过控制淀积条件，使得电介质材料1014在基本上覆盖鳍状结构时(或者，基本上填充鳍状结构之间的空隙时)，位于每一鳍状结构顶部上的厚度可以小于与其相邻的鳍状结构之间间距的二分之一。如果鳍状结构之间的间距并不相同，则可以使电介质材料1014位于每一鳍状结构顶部的厚度小于与其相邻的鳍状结构之间间距中较小间距的二分之一。
随后，如图8所示，对电介质材料1014进行回蚀。由于电介质材料1014的回蚀深度相对较小，从而对该刻蚀的控制相对容易，并因此可以更加精确地控制从鳍的顶面(在该示例中，第二半导体层1004的顶面)到隔离层1014的顶面的距离(至少部分地决定最终器件的鳍高度并因此决定最终器件的沟道宽度)，使得该距离在衬底上基本保持一致。这样，隔离层就限定了位于其上方的鳍。
在一个示例中，保护层1006和电介质材料1014包括相同的材料，如氧化物。因此，在对电介质材料1014回蚀的过程中，可能同时去除了保护层1006，如图8所示。
随后，可以在隔离层1014上形成与鳍相交的栅堆叠。例如，这可以如下进行。具体地，如图9所示(图9(b)示出了沿图9(a)中BB′线的截面图)，例如通过淀积，形成栅介质层1016。例如，栅介质层1016可以包括氧化物，厚度为约0.8-1.5nm。在图9所示的示例中，仅示出了“Π”形的栅介质层1016。但是，栅介质层1016也可以包括在隔离层1014的顶面上延伸的部分。然后，例如通过淀积，形成栅导体层1018。例如，栅导体层1018可以包括多晶硅。栅导体层1018可以填充鳍之间的间隙，并可以进行平坦化处理例如化学机械抛光(CMP)。之后，对栅导体层1018进行构图，以形成栅堆叠。在图8的示例中，栅导体层1018被构图为与鳍相交的条形。根据另一实施例，还可以构图后的栅导体层1018为掩模，进一步对栅介质层1016进行构图。
如图9(b)中的椭圆虚线圈所示，在鳍的底部(之下的鳍状结构部分由于被隔离层所包围，从而在最终器件中并不充当用来形成沟道区的真正鳍)，栅导体1018与鳍(在该示例中，第一半导体层)之间存在体侧墙1012，从而产生的寄生电容相对较小。
在形成构图的栅导体之后，例如可以栅导体为掩模，进行晕圈(halo)注入和延伸区(extension)注入。
接下来，如图10(图10(b)示出了沿图10(a)中BB′线的截面图)所示，可以在栅导体层1018的侧壁上形成侧墙1020。例如，可以通过淀积形成厚度约为5-30nm的氮化物，然后对氮化物进行RIE，来形成侧墙1020。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
在鳍之间的沟槽为从上到下逐渐变小的锥台形时(由于刻蚀的特性，通常为这样的情况)，侧墙1020基本上不会形成于鳍的侧壁上。
在形成侧墙之后，可以栅导体及侧墙为掩模，进行源/漏(S/D)注入。随后，可以通过退火，激活注入的离子，以形成源/漏区。这样，就得到了根据该实施例的CMOS器件。如图10所示，该CMOS器件可以n型器件和p型器件。n型器件和p型器件各自均可以包括：在衬底1000上依次形成的构图的第一半导体层1002和第二半导体层1004，其中，第一半导体层1002和第二半导体层1004被构图为鳍状结构，且第一半导体层1002相对于第二半导体层1004横向凹入；在横向凹入中形成的带电荷的体侧墙1012-1/1012-2；在衬底上1000形成的隔离层1014，隔离层1014的顶面位于第一半导体层1002的顶面和底面之间，其中鳍状结构在隔离层1014(顶面)上方的部分充当该半导体器件的鳍；以及在隔离层上形成的与鳍相交的栅堆叠。
如上所述，对于p型器件，第一半导体层1002可以呈现n型；而对于n型器件，第一半导体层1002可以呈现p型。这种第一半导体层可以充当穿通阻挡层。而且，这种第一半导体层可以减少B扩散，从而可以在在沟道区和衬底本体之间形成清晰的结。
这里需要指出的是，在该示例中，为了方便图示，将n型器件和p型器件各自的栅堆叠示出为一体延伸的条形。但是本公开不限于此。例如，n型器件和p型器件各自的栅堆叠可以分开。
在上述实施例中，在形成鳍之后，直接形成了栅堆叠。本公开不限于此。例如，替代栅工艺同样适用于本公开。
根据本公开的另一实施例，在图9中形成的栅介质层1016和栅导体层1018为牺牲栅介质层和牺牲栅导体层。接下来，可以同样按以上结合图9、10描述的方法来进行处理。
接下来，如图11(图11(b)示出了沿图11(a)中BB′线的截面图)所示，例如通过淀积，形成电介质层1022。该电介质层1022例如可以包括氧化物。随后，对该电介质层1022进行平坦化处理例如CMP。该CMP可以停止于侧墙1020，从而露出牺牲栅导体1018。
随后，如图12(图12(b)示出了沿图12(a)中BB′线的截面图，图12(c)示出了沿图12(a)中CC′线的截面图)所示，例如通过TMAH溶液，选择性去除牺牲栅导体1018，从而在侧墙1020内侧形成了空隙1024。根据另一示例，还可以进一步去除牺牲栅介质层1016。
然后，如图13(图13(b)示出了沿图13(a)中BB′线的截面图，图13(c)示出了沿图13(a)中CC′线的截面图)所示，通过在空隙1024中形成栅介质层1026和栅导体层1028，形成最终的栅堆叠。栅介质层1026可以包括高K栅介质例如HfO2，厚度为约1-5nm。栅导体层1028可以包括金属栅导体。优选地，在栅介质层1022和栅导体层1024之间还可以形成功函数调节层(未示出)。
这样，就得到了根据该实施例的CMOS器件。该半导体器件与图10所示的半导体器件在结构上基本相同，除了栅堆叠按不同方式形成之外。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (11)

1.一种互补金属氧化物半导体CMOS器件，包括n型器件和p型器件，其中，n型器件和p型器件各自均包括：
在衬底上依次形成的构图的第一半导体层和第二半导体层，其中，第一半导体层和第二半导体层被构图为鳍状结构，且第一半导体层相对于第二半导体层横向凹入；
在所述横向凹入中形成的体侧墙，体侧墙包括电介质材料；
在衬底上形成的隔离层，所述隔离层的顶面位于第一半导体层的顶面和底面之间，其中鳍状结构在隔离层上方的部分充当该n型器件或p型器件的鳍；以及
在隔离层上形成的与鳍相交的栅堆叠，
其中，体侧墙带有电荷。
2.根据权利要求1所述的互补金属氧化物半导体CMOS器件，其中，
第一半导体层包括n型掺杂剂；对于n型器件，体侧墙带相对多的净负电荷，使得第一半导体层呈现p型，且对于p型器件，体侧墙带相对少的净负电荷或者带净正电荷，使得第一半导体层呈现n型，或者
第一半导体层包括p型掺杂剂；对于n型器件，体侧墙带相对少的净正电荷或者带净负电荷，使得第一半导体层呈现p型，且对于p型器件，体侧墙带相对多的净正电荷，使得第一半导体层呈现n型。
3.根据权利要求2所述的互补金属氧化物半导体CMOS器件，其中，
对于n型器件，第一半导体层中的净空穴密度为1×1017～5×1018cm-3；
对于p型器件，第一半导体层中的净电子密度为1×1017～5×1018cm-3。
4.根据权利要求1所述的互补金属氧化物半导体CMOS器件，其中，衬底包括体Si，第一半导体层包括SiGe，第二半导体层包括Si。
5.根据权利要求4所述的互补金属氧化物半导体CMOS器件，其中，体侧墙包括氧化物和氮化物的叠层。
6.根据权利要求1所述的互补金属氧化物半导体CMOS器件，其中，n型器件的第一半导体层和p型器件的第一半导体层是相同的层结构，且n型器件的第二半导体层和p型器件的第二半导体层是相同的层结构。
7.一种制造互补金属氧化物半导体CMOS器件的方法，包括：
在衬底上依次形成第一半导体层和第二半导体层；
对第二半导体层、第一半导体层进行构图，以在n型器件区域中形成针对n型器件的第一鳍状结构且在p型器件区域中形成针对p型器件的第二鳍状结构；
选择性刻蚀第一和第二鳍状结构各自的第一半导体层，使其横向凹入；
在第一和第二鳍状结构各自的横向凹入中分别填充带电荷的电介质，以形成第一体侧墙和第二体侧墙；
在衬底上形成隔离层，所述隔离层露出所述第一和第二体侧墙各自的一部分，其中第一鳍状结构在隔离层上方的部分充当该n型器件的鳍，第二鳍状结构在隔离层上方的部分充当该p型器件的鳍；以及
在隔离层上形成分别与各鳍相交的第一栅堆叠和第二栅堆叠。
8.根据权利要求7所述的方法，其中，
第一半导体层包括n型掺杂剂；对于n型器件，第一体侧墙带相对多的净负电荷，使得第一半导体层呈现p型，且对于p型器件，第二体侧墙带相对少的净负电荷或者带净正电荷，使得第一半导体层呈现n型，或者
第一半导体层包括p型掺杂剂；对于n型器件，第一体侧墙带相对少的净正电荷或者带净负电荷，使得第一半导体层呈现p型，且对于p型器件，第二体侧墙带相对多的净正电荷，使得第一半导体层呈现n型。
9.根据权利要求8所述的方法，其中，
对于n型器件，第一半导体层中的净空穴密度为1×1017～5×1018cm-3；
对于p型器件，第一半导体层中的净电子密度为1×1017～5×1018cm-3。
10.根据权利要求7所述的方法，其中，衬底包括体Si，第一半导体层包括SiGe，第二半导体层包括Si。
11.根据权利要求7所述的方法，其中，形成第一和第二体侧墙包括：
在衬底上依次形成氧化物层和氮化物层；以及
选择性去除氧化物层和氮化物层在横向凹入之外的部分。
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