CN104282748B - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法。一示例半导体器件可以包括：衬底；在衬底上形成的第一背栅和第二背栅；在第一背栅的相对的第一侧面和第二侧面上分别形成的第一鳍，以及在第二背栅的仅第一侧面上形成的第二鳍；夹于第一背栅与第一鳍之间的第一背栅介质层，以及夹于第二背栅与第二鳍之间的第二背栅介质层；以及在衬底上形成的与第一背栅和第一鳍相交的第一栅堆叠，以及在衬底上形成的与第二背栅和第二鳍相交的第二栅堆叠，各栅堆叠与相应背栅之间通过电介质层隔离。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种包括具有不同驱动能力的鳍(fin)结构的半导体器件及其制造方法。
背景技术
与常规的晶体管相比，鳍式场效应晶体管(FinFET)由于其更快的开关速度、较高的电流密度以及对短沟道效应的更佳抑制，得到了越来越多的应用。在典型的FinFET中，沟道设置在半导体鳍片(fin)中。鳍片通常包括横截面基本上为矩形的单晶半导体材料。鳍片的高度通常大于鳍片的宽度，以实现较高的每单位面积导通电流。
尽管FinFET相对于常规金属氧化物半导体场效应晶体管(MOSFET)提供了改进的性能，但是也带来了一些设计挑战。具体来说，常规MOSFET对于器件宽度基本上无限制，而FinFET通常具有相同高度的鳍片。换言之，为了控制晶体管的导通电流和截止电流，常规MOSFET提供两个参数：沟道的宽度W和长度L；而FinFET仅提供一个参数：FinFET的长度L，这是因为鳍片的高度是固定的，因此沟道宽度固定。因此，对于给定的晶体管长度L(定义了导通电流与截止电流之比)，来自单个鳍片的导通电流量是固定的。
然而，在高性能集成电路中经常需要具有不同驱动能力的晶体管。一个这样的例子是6晶体管SRAM(静态随机存取存储器)单元，其中下拉晶体管的导通电流与旁通闸阀(pass-gate)晶体管的导通电流之比(β比)需要保持接近2，以便实现SRAM单元的最佳性能。
图1示出了作为示例的常规6晶体管SRAM单元的俯视图。如图1所示，在衬底上设置了有源区103、栅电极104和第一级金属布线105。该SRAM单元包括如下6个晶体管：第一上拉PFET(P型场效应晶体管)110、第一下拉NFET(N型场效应晶体管)120、第一旁通闸阀NFET130、第二上拉PFET 111、第二下拉NFET 121、以及第二旁通闸阀NFET 131。在此，第一下拉NFET 120与相应的第一旁通闸阀NFET 130各自的有源区具有不同的宽度，以将β比维持在2左右。另外，下拉NFET 120、121与上拉PFET 110、111之间的宽度比也在2左右，以使得下拉NFET 120、121与上拉PFET 110、111之间的电流比(γ比)约为4。
对于常规的FinFET而言，鳍片通常具有相同的高度。这是因为为了便于鳍片的光刻构图，不同FinFET中鳍片的物理高度需要保持一致。此外，与常规MOSFET器件不同，鳍片的物理宽度增加不会导致沟道宽度增加(或者电流增加)，因为沟道位于鳍片的侧壁上。因此，常规技术难以实现不同驱动能力的FinFET。
另一方面，FinFET并不能有效地控制其阈值电压。而且，随着器件的不断小型化，鳍越来越薄，从而容易在制造过程中坍塌。
发明内容
本公开的目的部分地在于提供一种半导体器件及其制造方法，这种半导体器件可以包括具有不同驱动能力的单元。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成的第一背栅和第二背栅；在第一背栅的相对的第一侧面和第二侧面上分别形成的第一鳍，以及在第二背栅的仅第一侧面上形成的第二鳍；夹于第一背栅与第一鳍之间的第一背栅介质层，以及夹于第二背栅与第二鳍之间的第二背栅介质层；以及在衬底上形成的与第一背栅和第一鳍相交的第一栅堆叠，以及在衬底上形成的与第二背栅和第二鳍相交的第二栅堆叠，各栅堆叠与相应背栅之间通过电介质层隔离。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底中形成第一背栅槽和第二背栅槽；在第一背栅槽和第二背栅槽各自的侧壁上分别形成第一背栅介质层和第二背栅介质层；向第一背栅槽和第二背栅槽中填充导电材料以分别形成第一背栅和第二背栅，并向第一背栅槽和第二背栅槽中填充电介质材料以覆盖第一背栅和第二背栅；在衬底上在第一背栅的相对的第一侧和第二侧分别形成与第一背栅介质层邻接的第一鳍，且仅在第二背栅的第一侧形成与第二背栅介质层邻接的第二鳍；在衬底上分别形成与第一背栅和第一鳍相交的第一栅堆叠以及与第二背栅和第二鳍相交的第二栅堆叠，各栅堆叠与相应背栅之间通过电介质材料隔离。
根据本公开的实施例，半导体器件中的一些单元可以包括双鳍配置，而另一些单元可以包括单鳍配置，从而这些单元可以具有不同的驱动能力。
另外，与鳍相邻设置了背栅结构。一方面，可以通过背栅，有效地控制器件的阈值电压。另一方面，背栅可以充当鳍的支撑结构，有助于改善结构的可靠性。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是常规6晶体管SRAM单元的俯视图；
图2是示出了根据本公开一个实施例的半导体器件的截面图；
图3是示出了根据本公开另一实施例的半导体器件的一部分的透视图；
图4-27是示出了根据本公开另一实施例的制造半导体器件的流程中多个阶段的示意截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种半导体器件，该半导体器件包括具有不同驱动能力的单元。根据一示例，单元的不同驱动能力可以通过为单元设置不同数目的鳍来实现。例如，第一单元可以具有两个鳍，而第二单元可以仅具有一个鳍。在这种情况下，由于通常鳍的尺寸可以大致相同，从而第一单元可以具有为第二单元两倍的驱动能力(例如，导通电流)。
根据有利示例，各单元还可以包括与鳍相邻设置的背栅配置。例如，对于第一单元，背栅配置可以夹于两个鳍之间；而对于第二单元，背栅配置设置为在其一侧与鳍邻接。通过这种背栅配置，一方面可以有利地控制单元的阈值，另一方面可以在制造过程中为鳍提供支撑结构。背栅配置可以包括背栅和背栅介质层，背栅通过背栅介质层与鳍隔开。
各单元还可以包括在衬底上形成的栅堆叠，该栅堆叠与鳍(以及相应的背栅)相交。栅堆叠在鳍中限定了沟道区(形成于鳍中与栅堆叠相交的部分)，并因此限定了源/漏区(至少部分地形成于鳍中位于沟道区相对两侧的部分)。为了避免栅堆叠和背栅之间的干扰，它们之间可以形成有电介质层并因此电隔离。
为了电隔离栅堆叠与衬底，该半导体器件还可以包括在衬底上形成的隔离层，这种隔离层露出各鳍的一部分(该部分用作相应单元的真正鳍)，而栅堆叠可以形成于隔离层上。由于鳍的底部被隔离层遮挡，所以栅堆叠难以对鳍的底部进行有效控制，从而可能造成源漏之间经由鳍底部的漏电流。为抑制这种漏电流，该半导体器件还可以包括位于鳍的露出部分下方的穿通阻挡部(PTS)。例如，该PTS可以基本上位于各鳍中被隔离层遮挡的部分中。
根据本公开的实施例，背栅可以与衬底电接触。这样，可以通过衬底，来向背栅施加偏置。为了改善偏置施加效率，衬底中可以形成有阱区，从而背栅与阱区电接触。可以通过到达阱区的电接触部，来向背栅施加偏置。
为了实现各单元之间更好的隔离，根据一有利示例，在上述阱区下方，可以形成与相应阱区的导电类型相反的另外的阱区。这样，每一单元之间可以通过至少一个反向PN结而电隔离。
根据本公开的实施例，这种半导体器件可以如下来制作。例如，可以在衬底中形成背栅槽，通过向背栅槽中填充导电材料如金属、掺杂的多晶硅等来形成背栅。另外，在填充背栅槽之前，可以在背栅槽的侧壁上形成背栅介质层。根据一有利示例，这种背栅介质层可以按侧墙(spacer)形成工艺来制作，由此可以简化工艺。接下来，可以在衬底上形成与背栅介质层邻接的鳍。例如，可以如此对衬底进行构图，使得在背栅槽的侧壁(更具体地，背栅槽侧壁上形成的背栅介质层)上留有衬底的(鳍状)部分。如上所述，对于驱动能力大的单元，可以在相应背栅的相对两侧均形成鳍；而对于驱动能力小的单元，可以在相应背栅的仅一侧形成鳍。
为了便于背栅槽和鳍的构图，根据一有利示例，可以在衬底上形成构图辅助层。该构图辅助层可以被构图为具有与背栅槽相对应的开口，并且在其与开口相对的侧壁上可以形成图案转移层。对于驱动能力大的单元，可以在相应辅助构图层的相对两侧的侧壁上均形成图案转移层；而对于驱动能力小的单元，可以在相应辅助构图层的仅一侧的侧壁上形成图案转移层。这样，可以构图辅助层和图案转移层为掩模，来构图背栅槽(以下称作“第一构图”)；另外，可以图案转移层为掩模，来构图鳍(以下称作“第二构图”)。
这样，鳍通过两次构图形成：在第一构图中，形成鳍的一个侧面；而在第二构图中，形成鳍的另一个侧面。在第一构图中，鳍尚与衬底的主体相连并因此得到支撑。另外，在第二构图中，鳍与背栅相连并因此得到支撑。结果，可以防止鳍的制造过程中坍塌，并因此可以更高的产率来制造较薄的鳍。
根据另一实施例，一些背栅槽可以形成为相对较大。在这种情况下，同样可以在辅助构图层的两侧侧壁上形成图案转移层。另外，在向背栅槽中填充导电材料以形成背栅时，可以根据侧墙形成工艺来进行。例如，可以在背栅槽中淀积这种导电材料(不完全填满背栅槽)，然后通过各向异性刻蚀，使得导电材料留于背栅槽的相对两侧的侧壁上，且两侧侧壁上的导电材料彼此分开(即，形成相对于背栅槽侧壁的导电材料侧墙结构)。此时，在利用图案转移层为掩模形成鳍之后，该背栅槽两侧的鳍分别与相邻的导电材料侧墙(构成背栅)构成独立的两个单元，这两个单元之间隔开(并可以通过电介质层电隔离)，且各自具有在背栅仅一侧形成的鳍(因此，是上述驱动能力小的单元)。即，通过同一背栅槽，同时形成了两个单独的单元。
在第二构图之前，可以向背栅槽中填充电介质层，以覆盖背栅。该电介质层一方面可以使背栅(例如与栅堆叠)电隔离，另一方面可以防止第二构图对背栅造成影响。
另外，为了便于构图，根据一有利示例，可以按侧墙(spacer)形成工艺，来在构图辅助层的侧壁上形成图案转移层。由于侧墙形成工艺不需要掩模，从而可以减少工艺中使用的掩模数量。
根据一示例，衬底可以包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等半导体材料，而构图辅助层可以包括非晶硅。在这种情况下，为了避免在构图背栅槽期间不必要地刻蚀构图辅助层，可以在构图辅助层的顶面上形成保护层。另外，在形成构图辅助层之前，还可以在衬底上形成停止层。对于构图辅助层的构图(以在其中形成开口)可以停止于该停止层。例如，刻蚀保护层可以包括氮化物(如，氮化硅)，图案转移层可以包括氮化物，停止层可以包括氧化物(如，氧化硅)。
本公开可以各种形式呈现，以下将描述其中一些示例。
图2是示出了根据本公开一个实施例的半导体器件的截面图。
如图2所示，该半导体器件包括衬底200。衬底200可以包括体半导体衬底如Si、Ge，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，绝缘体上半导体衬底(SOI)等。为方便说明，以下以体硅衬底以及硅系材料为例进行描述。
在衬底200上可以形成有两个单元(如图中虚线圈所示)。每一单元可以包括在衬底200上形成的背栅202。背栅202可以包括各种合适的导电材料，如掺杂的多晶硅、金属如W、金属氮化物如TiN或其组合，其宽度(图中纸面内水平方向上的维度)例如为约5-30nm。在背栅202包括掺杂的多晶硅的情况下，掺杂的极性(p型或n型)可以用来调节单元的阈值电压。第一单元(图中左侧虚线圈所示)可以包括在相应背栅202相对的两侧形成的两个鳍204，而第二单元(图中右侧虚线圈所示)可以包括在相应背栅202的仅一侧(图中左侧)形成的一个鳍204。背栅202的顶面可以与鳍204的顶面基本上持平或高于鳍的顶面。鳍204的宽度例如为约3-28nm，且与背栅202之间夹有背栅介质层206。背栅介质层206可以包括各种合适的电介质材料。根据一有利示例，背栅介质层206可以包括氧化物/氮化物/氧化物(ONO)叠层。背栅202可以(至少部分地)嵌入衬底200中，与衬底200电接触，从而可以通过衬底200向背栅202施加偏置。为此，衬底200中可以包括阱区(未示出)，以增强与背栅202的电接触。
每一单元还可以包括在衬底200上形成的相应栅堆叠。栅堆叠可以包括栅介质层208和栅导体层210。例如，栅介质层208可以包括高K栅介质如HfO2，厚度为1-5nm；栅导体层210可以包括金属栅导体。另外，栅介质层208还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。在栅介质层208和栅导体210之间，还可以形成功函数调节层(图中未示出)。背栅202可以通过其顶面上的电介质层212与栅堆叠隔离。
对于第一单元，栅堆叠与每一鳍204的侧面和顶面相交，从而可以控制在这些侧面和顶面处产生导电沟道；于是，第一单元为四栅器件。相反，对于第二单元，栅堆叠与单独的鳍204的侧面和顶面相交，从而可以控制在这些侧面和顶面处产生导电沟道；于是，第二单元为双栅器件。通常，每一鳍具有大致相同的尺寸。在这种情况下，第一单元的驱动能力大致为第二单元的两倍。
在图2的示例中，将第一单元和第二单元的栅堆叠示出为一体。但是，本公开不限于此。第一单元和第二单元各自的栅堆叠可以分开，或者分别形成。
另外，在图2的示例中，鳍204被示出为与衬底200一体，由衬底200的一部分形成。但是，本公开不限于此。例如，鳍204可通过在衬底200上外延的另外半导体层形成。
此外，在图2的示例中，仅为方便起见，将栅堆叠(包括栅介质层208和栅导体层210)示出为直接位于衬底200上(这种情况例如适用于SOI衬底)。但是，本公开不限于此。例如，可以在衬底200上形成隔离层，然后再在隔离层上形成栅堆叠(这种情况例如适用于体半导体衬底)。
在图2的示例中，仅示出了两个具有不同驱动能力的单元。但是，本公开不限于此，半导体器件可以包括更多单元，其中若干单元可以如上述第一单元所示进行配置，而其他单元可以如上述第二单元所示进行配置。这种半导体器件例如可以包括SRAM，其中可以包括两个如第一单元所示配置的晶体管(即，下拉晶体管)，以及四个如第二单元所示配置的晶体管(即，上拉晶体管和旁通闸阀晶体管)。
图3是示出了根据本公开另一实施例的半导体器件的一部分的透视图。
如图3所示，该半导体器件可以包括衬底300和在衬底300上形成的背栅302。关于衬底300和背栅302，可以参照以上结合图2的说明。在图3的示例中，背栅302被示出为一体配置。事实上，该背栅302可以包括属于第一单元的第一部分以及属于第二单元的第二部分。具体地，这两个部分以图中的虚线所在的垂直于衬底表面的平面为边界划分，且远离面对纸面的观察者的部分为第一部分，而靠近面对纸面的观察者的部分为第二部分。
背栅302一侧的侧表面(图3中的左侧侧表面)基本上平坦延伸(即，背栅分属于第一单元和第二单元的第一部分和第二部分在该侧的侧面基本上对准)，且在该侧表面处形成有沿该侧表面延伸的鳍304-1(304-2)(由于图3为透视图，该鳍的一部分被遮挡而在该图中不能看到；但是，该鳍可以沿着背栅302的左侧侧壁连续延伸)。类似地，在图3中该鳍被示出为一体配置。事实上，该鳍可以包括属于第一单元的第一部分以及属于第二单元的第二部分。同样，这两个部分以图中的虚线所在的垂直于衬底表面的平面为边界划分；且远离面对纸面的观察者的部分为第一部分304-1，而靠近面对纸面的观察者的部分为第二部分304-2。
另外，背栅302的第一部分的宽度比第二部分的宽度要窄(在图3中表现为右侧侧表面中的阶梯变化)。背栅302的第一部分的这种凹入(由于窄宽度)可以容纳另一鳍304-3。
在背栅302和各鳍304-1、304-2、304-3之间，夹有背栅介质层306。关于鳍和背栅介质层，可以参照以上结合图2的说明。
这样，第一单元可以包括背栅302的第一部分以及在该第一部分两侧分别形成的鳍304-1和304-3；而第二单元可以包括背栅302的第二部分以及在该第二部分的仅一侧(图中左侧)形成的鳍304-2。以这样的背栅和鳍为基础，例如通过进一步形成栅堆叠，可以制造相应的第一单元和第二单元。于是，得到了具有不同驱动能力的第一单元和第二单元。
图3中的这种配置非常适于制造工艺的简化。例如，如下所述，可以通过相同的处理来同时形成第一单元和第二单元的背栅和鳍。
图4-27是示出了根据本公开另一实施例的制造半导体器件的流程中多个阶段的示意图。以下，以半导体器件为6晶体管SRAM为例进行说明。但是，本公开不限于此。本公开的技术可以适用于任何需要不同驱动能力的器件的应用。
如图4(其中图4(a)为俯视图，图4(b)为沿图4(a)中BB′的截面图)所示，提供衬底1000，例如体硅衬底。在衬底1000中，例如通过离子注入，形成有多个阱区1002。与6晶体管SRAM相适应，阱区1002可以包括针对n型单元的p型阱区pw-1(例如，针对第一n型下拉晶体管和n型旁通闸阀晶体管)和pw-3(例如，针对第二n型下拉晶体管和n型旁通闸阀晶体管)，以及针对p型单元(例如，第一和第二p型上拉晶体管)的n型阱区nw-2。对于这些n型器件和p型器件的布局，可以参照图1。另外，为了加强随后形成的各晶体管单元之间的电隔离，阱区1002还可以包括在上述阱区下方形成的与相应阱区导电类型相反的阱区nw-1、pw-2和nw-3。例如，n型阱区可以通过在衬底1000中注入n型杂质如P或As来形成，p型阱区可以通过在衬底1000中注入p型杂质如B来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成n型阱、p型阱，在此不再赘述。
另外，在衬底1000的表面上，例如可以通过淀积，形成停止层1004。例如，停止层1004可以保护氧化物(如氧化硅)，厚度为约5-25nm。
接着，如图5(其中图5(a)为俯视图，图5(b)为沿图5(a)中BB′的截面图)所示，可以在停止层1004上，例如通过淀积，依次形成构图辅助层1006和保护层1008。例如，构图辅助层1006可以包括非晶硅，厚度为约50-200nm；保护层1008可以包括氮化物(如氮化硅)，厚度为约5-15nm。上述这些停止层、构图辅助层和保护层的材料选择主要是为了在后继处理过程中提供刻蚀选择性。本领域技术人员应当理解，这些层可以包括其他合适的材料，并且其中的一些层在某些情况下可以省略。
在保护层1008上可以形成光刻胶1010。例如通过光刻，对光刻胶1010进行构图，以在其中形成与将要形成的背栅相对应的开口。开口的宽度D1例如可以为约15-100nm。在该示例中，中间的开口可以形成为相对较大，两侧的开口可以形成为相对较小且尺寸大致相等。
接着，如图6(其中图6(a)为俯视图，图6(b)为沿图6(a)中BB′的截面图)所示，可以光刻胶1010为掩模，依次对保护层1008和构图辅助层1006进行刻蚀，如反应离子刻蚀(RIE)，从而在保护层1008和构图辅助层1006中形成开口。刻蚀可以停止于停止层1004。当然，如果构图辅助层1006与之下的衬底1000之间具有足够的刻蚀选择性，甚至可以去除这种停止层1004。之后，可以去除光刻胶1010。
然后，如图7(其中图7(a)为俯视图，图7(b)为沿图7(a)中BB′的截面图)所示，可以在图6所示的结构(去除光刻胶1010)上，例如通过淀积，形成一衬层1012。例如，该衬层1012可以包括氧化物，且厚度为约1-5nm。另外，可以在构图辅助层1006(与开口相对)的侧壁上，形成图案转移层1014。图案转移层1014可以按照侧墙形成工艺来制作。例如，可以通过在形成衬层有1012的结构的表面上淀积一层氮化物，然后对氮化物进行RIE，来形成侧墙形式的图案转移层。所淀积的氮化物层的厚度可以为约3-28nm(基本上确定随后形成的鳍的宽度)。这种淀积例如可以通过原子层淀积(ALD)来进行。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
在此，衬层1012主要是为了在以下对图案转移层1014进行处理时，用作刻蚀停止层。本领域技术人员应当理解，该层可以包括其他合适的材料，并且在某些情况下可以省略。
然后，如图8所示，使用掩膜层例如光致抗蚀剂层1016来覆盖图7所示结构，并对该掩膜层1016进行构图，在其中形成开口1016g。在6晶体管SRAM的示例中，掩模层1016可以覆盖与将要形成的n型下拉晶体管(例如，参见图1中的120、121)和p型上拉晶体管(例如，参见图1中的110、111)相对应的区域，且开口1016g部分地露出与n型旁通闸阀晶体管(例如，参见图1中的130、131)相对应的区域。更具体地，开口1016g可以露出与n型旁通闸阀晶体管相对应的区域中一侧(图中左上区域的右侧，右下区域的左侧)的图案转移层1014，而其余图案转移层1014则被掩模层1016覆盖。
随后，如图9所示，可以利用掩模层1016，对开口1016g露出的图案转移层1014(在此，氮化物)进行选择性刻蚀，以去除该图案转移层。刻蚀可以停止于衬层1012。这样，在与n型旁通闸阀晶体管相对应的区域中，仅留下了一侧(图中左上区域的左侧，右下区域的右侧)的图案转移层1014。之后，可以去除掩模层1016。在刻蚀过程中，衬层1012可以避免保护层1008被破坏。如果图案转移层1014与保护层1008以及停止层1004具有足够的刻蚀选择性，甚至可以去除这种衬层1012。
图10(a)和10(b)分别示出了沿图9中B1B1′和B2B2′的截面图。如图10(a)和10(b)所示，对于需要大驱动能力的单元(例如，第一和第二n型下拉晶体管，参见图1中的120、121)，可以在构图辅助层1006(与开口相对)的两侧侧壁上，均形成图案转移层1014(参见图10(a)中的右侧开口以及图10(b)中的左侧开口)。而对于需要小驱动能力的单元，可以存在两种情况。例如，对于第一和第二n型旁通闸阀晶体管(例如，参见图1中的130、131)，可以仅在构图辅助层1006(与开口相对)的仅一侧侧壁上，形成图案转移层1014(参见图10(a)中的左侧开口以及图10(b)中的右侧开口)。另外，例如对于第一和第二p型上拉晶体管(例如，参见附图1中的110、111)，它们对应于较大的开口(参见图10(a)及图10(b)中的中间开口)。在该较大开口两侧均形成图案转移层1014。如下所述，该较大开口两侧的图案转移层1014分别用于形成相应单元(在该示例中，第一和第二p型上拉晶体管)各自的鳍。
接下来，如图11(图11(a)是与图10(a)对应的截面图，图11(b)是与图10(b)对应的截面图)所示，可以构图辅助层1006和图案转移层1014为掩模，对衬底1000进行构图，以在其中形成背栅槽BG。在此，可以依次对停止层1004和衬底1000进行RIE，来形成背栅槽BG。由于保护层1008的存在，这些RIE不会影响到构图辅助层1006。当然，如果构图辅助层1006的材料与停止层1004和衬底1000的材料之间具有足够的刻蚀选择性，甚至可以去除保护层1008。
根据一有利实施例，各背栅槽BG分别进入到相应的阱区pw-1、nw-2和pw-3中。例如，如图11所示，背栅槽BG的底面相比于相应阱区1002的顶面或最终形成的晶体管单元沟道底部下凹D2的深度。D2可以在约10-30nm的范围。
随后，如图12(图12(a)是与图11(a)对应的截面图，图12(b)是与图11(b)对应的截面图)所示，可以在背栅槽BG的侧壁上形成背栅介质层1018。背栅介质层1018可以包括任何合适的电介质材料。根据一有利示例，背栅介质层1018可以包括ONO叠层。在此，可以按照侧墙形成工艺，来制作背栅介质层1018。例如，可以通过在图11所示结构的表面上淀积用于背栅介质层的电介质材料(在ONO叠层的情况下，依次淀积氧化物层、氮化物层和氧化物层，例如氧化物层的厚度可以为约1-2nm，氮化物层的厚度可以为约3-25nm)，然后对电介质材料进行RIE，来形成侧墙形式的背栅介质层。
然后，如图13(图13(a)是与图12(a)对应的截面图，图13(b)是与图12(b)对应的截面图)所示，可以在背栅槽BG中填充导电材料，以形成背栅1020。背栅1020可以包括金属如TiN、W或其组合等。
在本示例中，导电材料的填充使得能够填满相对较小的背栅槽(图13中左右两侧的背栅槽)但并未填满相对较大的背栅槽(图13中中间的背栅槽)。例如，这可以通过淀积(优选为共形淀积)一定厚度的导电材料来实现，该导电材料的厚度例如为约5-20nm。然后，可以通过各向异性刻蚀如RIE，来对淀积的导电材料进行回蚀，来形成背栅1020。根据一有利示例，背栅1020的顶面可以与衬底1000的顶面(对应于随后形成的鳍的顶面)基本上持平，或者可以(略)高于衬底1000的顶面。
在该示例中，在相对较小的背栅槽(图13中左右两侧的背栅槽)中，相当于通过以导电材料填充背栅槽并对导电材料进行回蚀，来形成背栅。而在相对较大的背栅槽(图13中中间的背栅槽)，相当于通过在该背栅槽的相对两侧侧壁上通过侧墙形成工艺分别形成导电材料的侧墙结构，来形成背栅。
根据一有利示例，背栅1020也可以包括掺杂(并因此具有一定导电性)的半导体材料如多晶硅，掺杂的极性可以用来调节器件的阈值电压。例如，对于n型器件，多晶硅可以n型掺杂；而对于p型器件，多晶硅可以p型掺杂。这例如可以通过在如上所述形成多晶硅背栅之后，通过离子注入来对多晶硅进行掺杂。掺杂的浓度可以为约1E18cm-3-1E21cm-3。在6晶体管SRAM的示例中，为了分别对n型器件和p型器件进行相应掺杂，在离子注入时可以利用掩模如光刻胶等，从而可以在遮蔽n型器件的情况下对p型器件进行掺杂，另外可以在遮蔽p型器件的情况下对n型器件进行掺杂。
或者，n型器件和p型器件各自的背栅1020可以掺杂为相同的导电类型，如n型或p型。在这种情况下，可以通过向背栅施加偏置来调节器件的阈值电压。当然，在n型器件和p型器件各自的背栅1020如上所述各自不同掺杂的情况下，也可以通过向背栅施加偏置来进一步调节器件的阈值电压。
在如上所述形成背栅之后，接下来可以对衬底1000进行构图，来形成鳍。
在本实施例中，随后将形成与鳍相交的栅堆叠来制造晶体管单元。为了避免背栅1020与栅堆叠之间的干扰，可以如图14(图14(a)是与图13(a)对应的截面图，图14(b)是与图13(b)对应的截面图)所示，在背栅槽BG中进一步填充电介质层1022，以覆盖背栅1020。例如，电介质层1022可以包括氮化物。根据本公开的一有利示例，为了…，电介质层1022的厚度可以选择为使得电介质层1022不会完全填充侧墙式背栅1020之间的空隙，例如约5-30nm(当然也可以完全填充该空隙)。在电介质层1022没有完全填充侧墙式背栅1020之间的空隙的情况下，还可以在之上例如通过淀积再形成另一电介质层1024。例如，该另一电介质层1024可以包括氧化物，且厚度足以填充侧墙式背栅1020之间的剩余空间。之后，可以对另一电介质层1024进行平坦化处理如化学机械抛光(CMP)，该平坦化处理可以停止于电介质层1022。随后，可以对电介质层1022进行回蚀如RIE。在回蚀过程中，构图辅助层1006顶面上的保护层1008(因为在本示例中，保护层1008和电介质层1022均包括氮化物)也可以被去除，从而露出构图辅助层1006，如图14所示。
接下来，如图15(图15(a)是与图14(a)对应的截面图，图15(b)是与图14(b)对应的截面图)所示，可以通过选择性刻蚀，如通过TMAH溶液进行湿法刻蚀，来去除构图辅助层1006，留下图案转移层1014。图16示出了与图15中所示的结构相对应的俯视图。其中，图15(a)是沿图16中B1B1′的截面图，图15(b)是沿图16中B2B2′的截面图。
在本实施例中，为了与6晶体管SRAM的有源区配置(例如，参见附图1)相适应，可以如图17所示，以构图的掩模层1026(例如，光刻胶)来限定有源区。然后，如图18(图18(a)是俯视图，图18(b)是沿图18(a)中B3B3′的截面图)所示，分别对氮化物和氧化物进行选择性刻蚀如RIE，以露出衬底1000和背栅1020。之后，可以去除掩模层1026。
这里需要指出的是，在图18中，将背栅介质层1018仍然示出为留在背栅1020的侧壁上。但是，背栅介质层1018露于衬底1000上方的部分可能也被去除。
另外，由于被掩模层1026露出的部分不属于最终形成的器件的有源区，所以以下不再对这一部分进行详细图示和描述。
然后，如图19(图19(a)示出了沿图18(a)中B1B1′的截面图，图19(b)示出了沿图18(a)中B2B2′的截面图)所示，可以图案转移层1014为掩模，选择性刻蚀如RIE停止层1004(同时也去除了衬层1012未被图案转移层1014覆盖的部分，因为在该示例中它们都包括氧化物)和衬底1000。这样，就与背栅1020相邻形成了鳍状的衬底部分F(之间夹有背栅介质层1018)，它们对应于图案转移层1014的形状。对于仅在一侧形成鳍的背栅(图19(a)中左侧的背栅和图19(b)中右侧的背栅)，背栅介质层1018可以保护背栅的另一侧免受刻蚀的损伤，特别是在包括ONO的情况下。
这样，就得到了根据本公开实施例的鳍与背栅相邻设置(中间夹有背栅介质层1018)的配置。其中某些单元(图19(a)中右侧的单元，图19(b)中左侧的单元)可以具有在背栅的相对两侧设置的鳍，而其他单元(图19(a)中左侧和中间的单元，图19(b)中右侧和中间的单元)可以具有在背栅的仅一侧设置的鳍。
根据一有利示例，用来形成鳍F的刻蚀进行到阱区nw-1、pw-2和nw-3中。这样，各晶体管单元的鳍可以通过至少一个反向PN结而彼此电隔离。例如，在图19的示例中，从左侧的n型单元(n型下拉晶体管和n型旁通闸阀晶体管)到中间的p型单元(p型上拉晶体管)的导电路径中存在nw-1和pw-2构成的反向PN结，而从中间的p型单元(p型上拉晶体管)到左侧的n型单元(n型下拉晶体管和n型旁通闸阀晶体管)的导电路径中存在nw-2和pw-2、nw-1和pw-1构成的两个反向PN结；等等。
这里需要指出的是，在本实施例中，通过这种阱区配置实现了单元之间的所需隔离。但是，本公开不限于此。例如，可以通过形成隔离部如STI(浅沟槽隔离)等方式来实现电隔离。
另外，在图19的示例中，鳍F的顶面被电介质层(包括停止层1006和衬层1012的残余部分以及图案转移层1014)所覆盖。因此，随后形成的栅堆叠可以与每一鳍各自(与背栅1020相反一侧)的侧面相交，并控制在该侧面中产生沟道。从而，包括两个鳍的单元可以形成双栅器件，而包括单个鳍的单元可以形成单栅器件。
根据一有利示例，也可以选择性去除鳍F顶面处的电介质层。从而，随后形成的栅堆叠可以与每一鳍各自(与背栅1020相反一侧)的侧面以及顶面相交，并控制在该侧面和顶面中产生沟道。从而，包括两个鳍的单元可以形成四栅器件，而包括单个鳍的单元可以形成双栅器件。
接下来，如图20(图20(a)是与图19(a)对应的截面图，图20(b)是与图19(b)对应的截面图)所示，可以在衬底1000上形成隔离层。例如，可以在衬底上例如通过淀积形成电介质层1028(例如，可以包括氧化物)，然后对淀积的电介质层进行回蚀，来形成隔离层。在该示例中，电介质层1024(包括氧化物)也被回蚀。在以下，不再单独示出电介质层1024，而是一起示出为1028。通常，淀积的电介质层可以完全覆盖鳍和背栅，并且在回蚀之前可以对淀积的电介质进行平坦化，如CMP。根据一优选示例，可以通过溅射来对淀积的电介质层进行平坦化处理。例如，溅射可以使用等离子体，如Ar或N等离子体。
在衬底1000中形成阱区1002的情况下，阱区的顶面可以不低于隔离层1028的顶面。例如，隔离层1028的顶面可以与阱区的顶面大致持平，优选稍稍露出阱区。即，隔离层1028的顶面可以略低于阱区1002的顶面(附图中没有示出它们之间的高度差)。
为改善器件性能，特别是降低源漏泄漏，根据本公开的一示例，如图20中的箭头所示，可以通过离子注入来形成穿通阻挡部(PTS)1030(参见图21)。例如，对于n型单元而言，可以注入p型杂质，如B、BF2或In；对于p型单元，可以注入n型杂质，如As或P。离子注入可以垂直于衬底表面。控制离子注入的参数，使得PTS形成于鳍F位于隔离层1028表面之下的部分中，并且具有期望的掺杂浓度，例如约5E17-2E19cm-3，并且掺杂浓度应高于衬底中阱区1002的掺杂浓度。应当注意，由于鳍的形状因子(细长形)及其顶部存在的各电介质层，有利于在深度方向上形成陡峭的掺杂分布。可以进行退火如尖峰退火、激光退火和/或快速退火，以激活注入的掺杂剂。这种PTS有助于减小源漏泄漏。
接下来，可以在隔离层1028上形成与鳍F(及与之相邻的背栅)相交的栅堆叠。例如，这可以如下进行。具体地，如图21(图21(a)是与图20(a)对应的截面图，图21(b)是与图20(b)对应的截面图)所示，例如通过淀积，形成栅介质层1032。例如，栅介质层1032可以包括氧化物，厚度为约0.8-1.5nm。在图21所示的示例中，仅示出了形成于鳍F和背栅的相邻配置的顶面和侧面上的栅介质层1032。但是，栅介质层1032也可以包括在隔离层1028的顶面上延伸的部分。然后，例如通过淀积，形成栅导体层1034。例如，栅导体层1034可以包括多晶硅。栅导体层1034可以填充鳍F和背栅的相邻配置之间的间隙，并可以进行平坦化处理例如CMP。另外，还可以在栅导体层1034上例如通过淀积形成氮化物层1036，以在随后的处理中保护栅导体层的顶部。
如图22(图22是图21中结构的俯视图)所示，对栅导体层1034进行构图。在图22的示例中，栅导体层1034被构图为与鳍F(及与之相邻的背栅)相交的条形。更具体地，在6晶体管SRAM的示例中，将栅导体层1034构图为4个条状形状(例如，参见图1所示的栅电极104)。根据另一实施例，还可以构图后的栅导体层1034为掩模，进一步对栅介质层1032进行构图。
在形成构图的栅导体之后，例如可以栅导体为掩模，进行晕圈(halo)注入和延伸区(extension)注入。
接下来，如图23所示，可以在栅导体层1034的侧壁上形成栅侧墙1038。例如，可以通过淀积形成厚度约为3-10nm的氮化物(如氮化硅)，然后对氮化物进行RIE，来形成栅侧墙1038。在此，在形成栅侧墙时可以控制RIE的量，使得栅侧墙1038基本上不会形成于鳍F的侧壁上。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
在形成侧墙之后，可以栅导体及侧墙为掩模，进行源/漏(S/D)注入，例如倾斜(angular)离子注入。随后，可以通过退火，激活注入的离子，以形成源/漏区，得到各晶体管单元。
在上述实施例中，在形成鳍F之后，直接形成了栅堆叠。本公开不限于此。例如，替代栅工艺同样适用于本公开。
根据本公开的另一实施例，在图21中形成的栅介质层1032和栅导体层1034为牺牲栅介质层和牺牲栅导体层(这样，通过结合图21、22描述的操作得到的栅堆叠为牺牲栅堆叠)。接下来，可以同样按以上结合图23描述的操作来形成栅侧墙1038。
接下来，可以根据替代栅工艺，对牺牲栅堆叠进行处理，以形成器件的真正栅堆叠。例如，这可以如下进行。
具体地，如图24所示，例如通过淀积，形成电介质层1040。该电介质层1040例如可以包括氧化物。随后，对该电介质层1040进行平坦化处理例如CMP。该CMP可以停止于栅侧墙1038(在形成氮化物层1036的情况下，可以停止于氮化物层1036)，从而露出牺牲栅导体层1034(在形成氮化物层1036的情况下，可以通过回蚀氮化物层1036来露出牺牲栅导体层1034)。
随后，如图25所示，例如通过TMAH溶液，选择性去除牺牲栅导体1034，从而在栅侧墙1030内侧形成了栅槽。根据另一示例，还可以进一步去除牺牲栅介质层1032。
通过在栅槽中形成栅介质层1042和栅导体层1044、1046，形成最终的栅堆叠。栅介质层1042可以包括高K栅介质例如HfO2，厚度为约1-5nm。另外，栅介质层1042还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。栅导体层1044、1046可以包括金属栅导体。对于n型单元，可以利用适当的金属栅导体1044；对于p型单元，可以利用适当的金属栅导体1046。优选地，在栅介质层1042和栅导体层1044、1046之间还可以形成功函数调节层(未示出)。
这样，就得到了根据该实施例的SRAM。如图26所示(图26(a)示出了沿图25中B1B1′的截面图，图26(b)示出了沿图25中B2B2′的截面图)，该SRAM可以包括6个晶体管单元，即第一p型上拉晶体管、第一n型下拉晶体管、第一n型旁通闸阀晶体管、第二p型上拉晶体管、第二n型下拉晶体管和第二n型旁通闸阀晶体管。这6个晶体管的连接方式可以与常规SRAM相同(例如，参照图1)。如图26中的实线圈所示，第一和第二n型上拉晶体管可以包括在背栅的相对两侧形成的鳍(之间夹有背栅介质层)；而对于其余晶体管，如图26中的虚线圈所示，可以包括在背栅的仅一侧形成的鳍(之间夹有背栅介质层)。
这里需要指出的是，在本示例中，由于针对6晶体管SRAM配置，具体地，第一下拉n型晶体管和第一旁通闸阀晶体管(例如图1中的120、130)以及第二下拉n型晶体管和第二旁通闸阀晶体管(例如图1中的121、131)连通，所以针对它们的背栅和鳍可以在相同的步骤中制作。具体地，针对它们的背栅槽、背栅介质层、背栅、图案转移层等都可以一体形成，除了需要针对旁通闸阀晶体管对图案转移层进行构图以去除一部分图案转移层之外。因此，它们的背栅和鳍的配置类似于图3中的实施例。当然，本公开不限于此，它们也可以分别形成。
另外，在本示例中，由于针对6晶体管SRAM配置，具体地，第一p型上拉晶体管和第二p型上拉晶体管(例如图1中的110、111)相邻设置，所以针对它们的背栅和鳍可以在相同的步骤中制作。具体地，这两个单元可以共享一较宽的背栅槽。针对该背栅槽，可以一起进行背栅介质层的形成、背栅的填充(在此，形成侧墙式背栅)以及利用图案转移层的鳍构图等。当然，本公开不限于此，它们也可以分别形成。例如，p型上拉晶体管也可以按照n型旁通闸阀晶体管的方式形式，即，形成较窄的背栅槽，并仅在背栅槽的仅一侧形成图案转移层。
在如上所述形成晶体管单元之后，还可以制作各种电接触。例如，如图27(图27(a)是俯视图，图27(b)是沿图27(a)中B3B3′的截面图，图27(c)是沿图27(a)中B1B1′的截面图，图27(d)是沿图27(a)中B2B2′的截面图)所示，可以在图26所示结构的表面上淀积层间电介质(ILD)层1048。该ILD层1048例如可以包括氧化物。可以对ILD层1048进行平坦化处理例如CMP，使其表面大致平坦。然后，例如可以通过光刻，形成接触孔，并在接触孔中填充导电材料如金属(例如，W或Cu等)，来形成接触部1050。
如图27(b)所示，一些接触部1050可以穿透ILD层1048、电介质层1040以及隔离层1028(在该图中，将它们示为一体)，到达衬底1000(特别是，其中的阱区pw-1、nw-2和pw-3)，并因此与背栅1020电接触。通过这些接触部，可以向背栅1020施加偏置。这些接触部可以由多个器件共享。例如，图27(b)中左侧的接触部1050可以由第一n型下拉晶体管和第一n型旁通闸阀晶体管(例如，参见图1中的120、130)的背栅共享；图27(b)中中间的接触部1050可以由第一p型上拉晶体管和第二p型上拉晶体管(例如，参见图1中的110、111)的背栅共享；图27(b)中右侧的接触部1050可以由第二n型下拉晶体管和第二n型旁通闸阀晶体管(例如，参见图1中的121、131)的背栅共享。并且，它们之间可以通过至少一个反向PN结彼此电隔离，如上所述。
另外，如图27(c)和27(d)所示，一些接触部1050可以穿透ILD层1048，到达栅导体1044、1046，并因此与栅导体1044、1046电接触。在该示例中，由于如上所述，电介质层1022没有完全填充侧墙式背栅之间的空隙，通过上述处理，栅导体1046可以至少部分地填充到该空隙中。这样，栅导体1046在竖直方向上可以较厚，从而可以降低连接电阻。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (19)

1.一种半导体器件，包括：
衬底；
在衬底上形成的第一背栅和第二背栅，第一背栅和第二背栅各自均具有彼此相对的第一侧面和第二侧面，第一背栅的第一侧面与第二背栅的第一侧面对准，第一背栅与第二背栅成一体，且第一背栅的宽度比第二背栅的宽度窄大约第一鳍的宽度；
在第一背栅的第一侧面和第二侧面上分别形成的第一鳍，以及在第二背栅的仅第一侧面上形成的第二鳍，在第一背栅的第一侧面上形成的第一鳍与第二鳍对准且成一体；
夹于第一背栅与第一鳍之间的第一背栅介质层，以及夹于第二背栅与第二鳍之间的第二背栅介质层；以及
在衬底上形成的与第一背栅和第一鳍相交的第一栅堆叠，以及在衬底上形成的与第二背栅和第二鳍相交的第二栅堆叠，各栅堆叠与相应背栅之间通过电介质层隔离。
2.根据权利要求1所述的半导体器件，其中，各背栅的顶面与相应鳍的顶面基本上持平或高于鳍的顶面。
3.根据权利要求1所述的半导体器件，其中，第一鳍与第二鳍具有大致相同的尺寸。
4.根据权利要求1所述的半导体器件，其中，所述半导体器件包括静态随机存取存储器SRAM。
5.根据权利要求1所述的半导体器件，其中，衬底中包括与各背栅相对应的阱区，其中各背栅与相应的阱区电接触。
6.根据权利要求5所述的半导体器件，其中，如果第一背栅和/或第二背栅设置用于p型器件，则相应的阱区被掺杂为n型；如果第一背栅和/或第二背栅用于n型器件，则相应的阱区被掺杂为p型。
7.据权利要求6所述的半导体器件，还包括在各阱区下方形成的与阱区导电类型相反的另外的阱区。
8.根据权利要求5所述的半导体器件，还包括：
在衬底上形成的隔离层，所述隔离层露出各鳍的一部分，其中在该隔离层上形成各栅堆叠；以及
在各鳍被隔离层露出的部分下方形成的穿通阻挡部，所述穿通阻挡部的掺杂浓度高于阱区的掺杂浓度。
9.一种制造半导体器件的方法，包括：
在衬底中形成彼此连通从而成一体的第一背栅槽和第二背栅槽，第一背栅槽和第二背栅槽各自具有彼此相对的第一侧壁和第二侧壁，第一背栅槽的第一侧壁与第二背栅槽的第一侧壁对准且连续延伸，且第一背栅槽的宽度比第二背栅槽的宽度窄大约第一鳍的宽度；
在第一背栅槽和第二背栅槽各自的第一和第二侧壁上分别形成第一背栅介质层和第二背栅介质层；
向第一背栅槽和第二背栅槽中填充导电材料以分别形成第一背栅和第二背栅，并向第一背栅槽和第二背栅槽中填充电介质材料以覆盖第一背栅和第二背栅，其中，第一背栅的第一侧面与第二背栅的第一侧面对准，第一背栅与第二背栅成一体；
在衬底上在第一背栅的相对的第一侧和第二侧分别形成与第一背栅介质层邻接的第一鳍，且仅在第二背栅的第一侧形成与第二背栅介质层邻接的第二鳍，在第一背栅的第一侧面上形成的第一鳍与第二鳍对准且成一体；
在衬底上分别形成与第一背栅和第一鳍相交的第一栅堆叠以及与第二背栅和第二鳍相交的第二栅堆叠，各栅堆叠与相应背栅之间通过电介质材料隔离。
10.根据权利要求9所述的方法，其中，
形成第一背栅槽包括：
在衬底上形成构图辅助层，该构图辅助层被构图为具有与第一背栅槽相对应的第一开口；
在构图辅助层中第一开口的第一侧和第二侧的侧壁上形成第一图案转移层；
以该构图辅助层及第一图案转移层为掩模，对衬底进行刻蚀，以形成第一背栅槽，以及
形成第一鳍包括：
选择性去除构图辅助层；以及
以第一图案转移层为掩模，对衬底进行刻蚀，以形成第一鳍。
11.根据权利要求10所述的方法，其中，
形成第二背栅槽包括：
在构图辅助层中形成与第二背栅槽相对应的第二开口；
在构图辅助层中第二开口的第一侧的侧壁上形成第二图案转移层；
以该构图辅助层及第二图案转移层为掩模，对衬底进行刻蚀，以形成第二背栅槽，以及
形成第二鳍包括：
以第二图案转移层为掩模，对衬底进行刻蚀，以形成第二鳍。
12.根据权利要求11所述的方法，其中，
第一开口和第二开口一起形成，彼此对准且连通从而成一体；
第一图案转移层与第二图案转移层一起形成，彼此对准且连通从而成一体，其中第二开口处与第一侧相对的第二侧的侧壁上的图案转移层被选择性去除。
13.根据权利要求10所述的方法，其中，
形成第二背栅槽包括：
在构图辅助层中形成与第二背栅槽相对应的第二开口；
在构图辅助层中第二开口的第一侧和第二侧的侧壁上形成第二图案转移层；
以该构图辅助层及第二图案转移层为掩模，对衬底进行刻蚀，以形成第二背栅槽，
形成第二背栅包括：
在第二背栅槽的第一侧和第二侧的侧壁上，分别形成导电材料的侧墙，以及
形成第二鳍包括：
以第二图案转移层为掩模，对衬底进行刻蚀，以形成第二鳍。
14.根据权利要求10所述的方法，其中，
衬底包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，构图辅助层包括非晶硅，以及
该方法还包括：在构图辅助层的顶面上形成保护层，以在背栅槽的刻蚀期间保护构图辅助层。
15.根据权利要求14所述的方法，还包括：形成衬层，其中在该衬层上形成图案转移层。
16.根据权利要求15所述的方法，还包括：在衬底上形成停止层，构图辅助层形成于该停止层上。
17.根据权利要求16所述的方法，其中，保护层包括氮化物，图案转移层包括氮化物，停止层包括氧化物，衬层包括氧化物。
18.根据权利要求10、11或13所述的方法，其中，按侧墙形成工艺，在构图辅助层的侧壁上形成图案转移层。
19.根据权利要求9所述的方法，其中，按侧墙形成工艺，在背栅槽的侧壁上形成背栅介质层。
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Publication number Priority date Publication date Assignee Title
CN106158859B (zh) * 2015-04-09 2019-07-12 中国科学院微电子研究所 一种半导体器件及其制造方法
CN111435651B (zh) * 2019-01-11 2024-02-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021854A (zh) * 2011-09-28 2013-04-03 中国科学院微电子研究所 制作鳍式场效应晶体管的方法以及由此形成的半导体结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7084461B2 (en) * 2004-06-11 2006-08-01 International Business Machines Corporation Back gate FinFET SRAM
US7087966B1 (en) * 2005-05-18 2006-08-08 International Business Machines Corporation Double-Gate FETs (field effect transistors)
EP2393118A1 (en) * 2010-06-02 2011-12-07 Nanya Technology Corporation Single-gate FinFET and fabrication method thereof
CN102468121A (zh) * 2010-10-29 2012-05-23 中国科学院微电子研究所 一种鳍片的制备方法
JP2013115272A (ja) * 2011-11-29 2013-06-10 Toshiba Corp 半導体装置とその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021854A (zh) * 2011-09-28 2013-04-03 中国科学院微电子研究所 制作鳍式场效应晶体管的方法以及由此形成的半导体结构

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