CN103021854A - 制作鳍式场效应晶体管的方法以及由此形成的半导体结构 - Google Patents
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Abstract
本发明涉及制作鳍式场效应晶体管的方法以及由此形成的半导体结构。提供一种制作FinFET的方法，包括：提供Si半导体衬底，在所述Si半导体衬底上的SiGe层以及在所述SiGe层上的Si层，其中所述SiGe层与所述衬底晶格匹配；图案化所述Si层和SiGe层，以形成Fin结构；在所述Fin结构的顶部和两侧形成栅堆叠以及围绕栅堆叠的间隔侧墙；以间隔侧墙为掩膜，去除Si层的、在所述间隔侧墙外侧的部分，从而留下Si层的、在所述间隔侧墙内侧的部分；去除SiGe层的、图案化后剩余的部分，以形成空隙；在所述空隙中形成绝缘基体；以及外延应力源漏区，其位于Fin结构和绝缘基体的两侧。本发明的FinFET具有与使用SOI制作的FinFET一样良好的对器件宽度和阈值以下泄漏的控制的性能。
Description
技术领域
本发明涉及半导体领域，特别涉及一种制作FinFET（鳍式场效应晶体管）的方法以及由此形成的半导体结构。
背景技术
当半导体业界向22nm技术节点挺进时，一些制造厂商已经开始考虑如何从平面CMOS晶体管向三维（3D）FinFET器件结构的过渡问题。与平面晶体管相比，FinFET器件改进了对沟道的控制，从而减小了短沟道效应。平面晶体管的栅极位于沟道的正上方，而FinFET器件的栅极则是两面或三面包围着沟道，能从两侧或三侧来对沟道进行静电控制。
目前，常规的FinFET通常有两类：在绝缘体上硅（SOI）衬底上形成的FinFET，以及在体Si材料衬底上形成的FinFET（体FinFET）。然而使用SOI晶片来制作FinFET是非常昂贵的。另一方面，由于器件宽度和阈值以下的泄漏控制方面的问题，很难使用常规的体晶片来制作高质量的FinFET。
发明内容
本发明所公开的结构和方法使用常规体晶片制作FinFET。本发明的FinFET具有与使用SOI制作的FinFET一样良好的对器件宽度和阈值以下泄漏的控制的性能。
为了实现上述目的，根据本发明的一个方面，提供一种制作鳍式（Fin）场效应晶体管的方法，包括：提供半导体衬底，在所述半导体衬底上的SiGe层以及在所述SiGe层上的Si层，其中所述SiGe层与所述衬底晶格匹配；图案化所述Si层和SiGe层，以形成Fin结构；在所述Fin结构的顶部和两侧形成栅堆叠以及围绕栅堆叠的间隔侧墙；以间隔侧墙为掩膜，去除Si层的、在所述间隔侧墙外侧的部分，从而留下Si层的、在所述间隔侧墙内侧的部分；去除SiGe层的、图案化后剩余的部分，以形成空隙；在所述空隙中形成绝缘基体；以及外延应力源漏区，其位于Fin结构和绝缘基体的两侧。
根据本发明的另一个方面，提供一种半导体结构，包括：半导体衬底; 绝缘基体，形在所述半导体衬底上；Fin结构，形成在所述绝缘基体上方；栅堆叠以及围绕所述栅堆叠的间隔侧墙，形成在所述Fin结构上方；以及源漏区，其位于Fin结构和绝缘基体的两侧，其中，所述源漏区由具有增强沟道中载流子迁移率的应变材料形成。
本发明除了具有上面提到的优势之外，还具有如下有益效果：
可以通过体半导体衬底形成FinFET，器件宽度易调节；绝缘基体增大栅与源漏的距离，能够减小寄生电容；S/D的面积增大，能够减小源漏电阻；S/D之间形成隔断区，能够减小SCE；应变源漏区能够增强沟道应力。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1、2a-2b、3、4a-4b、5、6a-6b、7a-7b、8a-8c、9a-9b、10、11a-11b、12a-12b、13a-13b、14a-14b、15a-15c、16a-16c、17a-17b、18a-18c、19a-19c示出了根据本发明实施例的制作方法流程中的中间结构。
应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本发明范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在图1中，提供由体半导体材料制成的体衬底1000，例如，形成半导体衬底 1000 的材料可以包括体 Si。当然，本领域技术人员也可以想到其他不同的材料例如体Ge等。在本发明中使用常规的体晶片比使用SOI衬底更节约成本。所述体衬底还可以被掺杂注入，优选地，对于所制作的器件为NFET的情况，可以使用硼（B）或BF2为掺杂剂，浓度约为1×106-1×1019/cm3；对于所制作的器件PFET的情况，可以使用磷（P）或砷（As），浓度约为1×106-1×1019/cm3）。注入的目的是为了在体Si中形成穿通阻挡层，以防止在后续步骤中与源漏区穿通，从而构成另一器件。衬底的厚度可以为任意厚度，只要其机械强度足以支撑芯片即可。
参考图1，接着，在所述半导体衬底上形成相对于衬底具有刻蚀选择性的第一层1005且所述第一层被应变以提供与所述衬底匹配的晶格常数。在半导体衬底为Si的情况下，可以外延生长SiGe层1005（例如10-30nm厚，Ge%约为5-15%）作为该第一层。在另外的实施例中SiGe层1005可以通过在常规的Si半导体衬底上进行Ge注入，并且进行高温退火以在Si衬底中形成掩埋的SiGe层。
在所述第一层1005上，与半导体衬底1000相对，形成与衬底相同材料的第二层1010，所述材料的厚度与后续步骤中所期望的Fin结构的高度相对应。例如在衬底为Si的情况下，外延Si，例如为30-100nm厚。
接着，在所得到的结构上形成第一光刻胶材料并以常规方法图案化以形成所期望的Fin结构的图案。而后，没有在第一光刻胶材料下的第二层的部分和第一层的部分被去除，而留下第一光刻胶材料所掩蔽的第二层的第一部分1012和第一层的第一部分1014。去除第二层和第一层的方法例如包括但不限于反应离子刻蚀（RIE）、干法刻蚀或其组合。在第二层为Si且第一层为SiGe的示例中，优选地，去除Si 1010是利用对Si材料具有选择性的刻蚀方法，并且去除SiGe 1005是利用对SiGe材料具有选择性的刻蚀方法，刻蚀停止在Si体衬底上，去除第一光刻胶材料。在半导体衬底 1000 上的第二层的1010的第一部分1012构成Fin结构 1015。Fin的高度表示器件的沟道宽度，因而器件的沟道宽度易调节。Fin的宽度优选在20-40nm的范围内，如图2a-2b所示，其中，图2a 为其顶视图，图2b为沿图2a中A-A’的截面图。
接着，在体衬底1000以及Fin结构1015顶部上形成第一绝缘材料1020，优选地，利用高密度等离子体(HDP)沉积技术沉积第一绝缘材料1020。在体衬底的顶部第一绝缘材料的厚度在20-40nm的范围内。由于溅射效应，所得到的Fin 结构的侧壁上的第一绝缘材料的厚度比体衬底的顶部上的第一绝缘材料的厚度小。另外，Fin 结构顶部上的氧化物的厚度也比体衬底的顶部上的氧化物的厚度小。用于第一绝缘材料的材料包括但不限于氧化物、氮化物或其组合。图3为沉积后沿图2a中A-A’的截面图。
在HDP之后，去除Fin结构的侧壁和顶部的第一绝缘材料，但留下体衬底顶部上的一定厚度的第一绝缘材料1020的第一部分1022。这可以通过使用对于第一绝缘材料1020具有选择性的各向同性刻蚀工艺来完成。优选地，留下的第一绝缘材料1020的第一部分1022的高度在Fin 1015结构的底部与体衬底的顶部之间，即刻蚀停在第一层1005中。图4a为其顶视图，图4b为沿A-A’的截面图。
参考图5，在Fin结构1015的顶部、侧壁以及第一绝缘材料1020的第一部分1022上形成栅绝缘材料1025。形成栅绝缘材料1025的方法的示例包括但不限于利用低压化学气相沉积、金属有机化学气相沉积或者原子层淀积等方法沉积高k介电材料，其中，高k介电材料1025例如为HfO2、SiON、HfAlON、HfTaON、HfSiON、Al2O3或其组合，在本发明地实施例中优选为HfO2，栅绝缘材料1025的等效氧化层厚度约为2-5nm。
继续参考图5，在所形成的结构上沉积栅金属1030。形成栅金属1030的方法的示例包括但不限于化学气相沉积。用于栅金属1030的材料优选为TiN，厚度约为3-10nm。
接着沉积多晶硅层（约为3-100nm厚），并且例如使用化学机械抛光等的平坦化工艺将多晶硅层平坦化至栅金属1030的表面，从而形成第一多晶硅层1035，如图5所示（图5为此步骤后沿图4a中A-A’的截面图）。
第一绝缘材料1020的第一部分1022、栅绝缘材料1025、栅金属1030以及第一多晶硅层1035在后续去除所述第一层1005的第一部分1014的步骤中充当支撑结构。
接下来是在所述Fin结构1015的顶部和两侧形成栅堆叠的步骤。
在上述经过平坦化的结构顶部，沉积第二多晶硅层1040(例如约为30-50nm)。
接着，沉积第二绝缘材料1045。用于第二绝缘材料的材料包括但不限于氧化物、氮化物或其组合，优选氮化物(例如Si3N4或SiN，厚度优选约为50-120nm)。
接着涂布第二光刻胶材料1050并图案化，露出预形成栅堆叠部分两侧的第二绝缘材料1045，如图6a的顶视图所示。所述第二光刻胶材料1050被图案化以用于限定栅堆叠1052。图6b为沿图6a中A-A’的截面图。
依次去除第二光刻胶材料1050两侧的第二绝缘材料1045，多晶硅1040、1035，栅金属1030, 栅绝缘材料1025，第一绝缘材料1020，以露出所述半导体衬底1000以及Fin结构1015的一部分，并移除光刻胶。去除的方法包括但不限于RIE。图7a 为此步骤后的顶视图。此时，第二光刻胶材料1050下部的结构未受影响，仍保持如图7b中所示的结构（其为沿A-A’的截面图）。
在栅堆叠1052两侧形成间隔侧墙1053，但露出两侧的Fin 结构1015的表面。所述间隔侧墙可以通过沉积第三绝缘材料（优选为氮化物，例如Si3N4或SiN) 并例如利用RIE工艺刻蚀来形成。如8a中所示（其为该步骤后所形成结构的顶视图），图8b为沿图8a中A-A’的截面图，图8c沿图8a中1-1’的截面图。
去除Fin 结构（例如在一个实施例中为Si Fin）1015的、在间隔侧墙1053两侧的部分，去除的方法包括但不限于选择性刻蚀，刻蚀停止在第一层的第一部分1014表面。如图9a为此步骤后的结构的顶视图，图9b为沿图9a中1-1’的截面图。此时，由于衬底与Fin结构的材料相同，所以衬底也被刻蚀掉一定厚度。在另一实施例中，可以利用掩膜来使得衬底不被刻蚀。
接着，如图10所示，在剩余的Fin结构中进行离子注入或倾角离子注入，以便在Fin结构中形成源漏延伸区（extension implantation，图中实线箭头所示）以及晕环注入区（angle halo implantation，图中虚线箭头所示）。优选地，对于NFET, 要形成晕环注入区，在倾角离子注入中所使用的离子可以为B或BF2, 延伸注入中所使用的离子可以为As或P; 对于PFET, 要形成晕环注入区，在倾角离子注入中所使用的离子可以为 As或P, 延伸注入中所使用的离子可以为B或BF2。
去除第一层的第一部分1014。去除的方法包括但不限于选择性刻蚀第一层的第一部分1014。在一个实施例中，使用对Si和SiGe 1014具有选择性刻蚀的工艺进行去除。去除的方法采用RIE刻蚀或各向同性的湿法腐蚀，其中湿法腐蚀的腐蚀剂包括但不限于氢氧化钾（KOH）、四甲基氢氧化铵（TMAH）、乙二胺-邻苯二酚（EDP）或其组合。图11a是此步骤之后结构的沿图9a中A-A’的截面图，图11b为沿图9a中1-1’的截面图，其中被去除的第一层的第一部分1014形成空隙1055，其具有由Fin 结构1015的下表面限定的上边界以及由半导体衬底1000的上表面的部分限定的下边界。
依次沉积第四绝缘材料1060（例如氧化物，3-10nm厚）以及不同于其的第五绝缘材料1065（例如氮化物，10-20nm厚），然后以薄的氧化层和栅堆叠作为掩膜对第五绝缘层进行刻蚀，留下掩膜下方的第五绝缘材料1065，此时，空隙1055中填充了第五绝缘材料1065，构成了绝缘基体。所形成的结构如图12所示，其中图12a为此步骤后沿图9a中A-A’的截面图，图12b为此步骤后沿图9a中1-1’的截面图。
去除不在Fin 结构1015下面的部分第四绝缘材料1060，包括Fin结构侧边上的部分第四绝缘材料以及衬底1000上、不在Fin 结构下方的部分第四绝缘材料。此时，剩余的第四绝缘材料仅留在Fin结构的下表面和与之相对的衬底的部分的上表面上。
在Fin结构和绝缘基体两侧的半导体衬底上选择性外延生长针对所制造的晶体管类型具有增强其沟道中载流子迁移率的应变材料1070。例如对于PFET，选择性外延生长具有压应力的应变材料。更具体地，对于Si基PFET, 选择性外延生长SiGe（其中，优选地，Ge%约为15-60%，具有压应力），其中还可以进行原位B掺杂（B浓度约为1×109-3×1020/cm3）。对于NFET, 选择性外延生长具有张应力的应变材料。更具体地，对于Si基NFET, 选择性外延生长Si：C（C%约为0.3-2%，具有张应力），其中还可以进行原位P掺杂（P浓度约为1×109-2×1021cm3）。应变材料1070构成源漏区（S/D）。这样的源漏区可以向沟道提供应力；此外，由于其分布在栅堆叠两侧的整个半导体衬底上，所以S/D的面积相对于普通的S/D区面积增大，从而减小了源漏电阻；另外，S/D之间具有隔断区1060、1065，故有效地控制了阈值以下泄漏，减小了SCE（Short Channel Effect，短沟道效应）。同时，绝缘基体1065还增大了栅与源漏的距离，减小了寄生电容。另外，由于在图9a、图9b中衬底被进一步刻蚀，因而源漏区（S/D）嵌入至衬底中，从而能够更进一步增大源漏区的应力，大大增强沟道区中的载流子迁移率。图13a 为其顶视图，图13b为沿1-1’的截面图。在另一个实施中，在之前针对图9所述步骤中，若利用掩膜来使得衬底不被刻蚀，那么在外延源漏区之前，可以进一步向下刻蚀衬底，以使得源漏区嵌入在所述衬底中。
暴露栅堆叠中的多晶硅1035、1040。所述暴露的方法例如通过RIE工艺刻蚀间隔侧墙1053以及栅堆叠中的第二绝缘材料1045。图14a为其顶视图，图14b为沿1-1’的截面图。
接下来，为了使得器件外侧绝缘，执行下述步骤。
涂布第三光刻胶材料，并图案化，形成如图15a的顶视图中所示的图案1075，图15b为此步骤后沿图14a中A-A’的截面图，图15c为此步骤后沿图14a中1-1’的截面图。
去除未被第三光刻胶材料掩蔽的应变材料1070的部分、第二绝缘材料1045的部分、多晶硅1040、1035的部分、栅金属1030的部分，从而露出栅绝缘材料1025的一部分。所述去除的方法包括但不限于RIE工艺。图16a为此步骤后所得到结构的顶视图，图16b为沿A-A’的截面图，图16c为沿1-1’的截面图。
去除第三光刻胶材料，沉积第六绝缘材料1080（例如氧化物）并CMP。图17a为此步骤后所得到的结构沿图16a中的A-A’的截面图，图17b为沿1-1’的截面图。从图17a、b看，所述第六绝缘材料1080覆盖了整个结构。
通过例如RIE工艺去除第六绝缘材料1080的一部分。图18a为此步骤后所得到的结构的顶视图，图18b为沿A-A’的截面图，图18c为沿1-1’的截面图。从图18b中可以容易的看出，所形成的第六绝缘材料被完全去除，而从图18c中可见，由于沉积深度的原因，仍在应变材料1070的两侧存在第六绝缘材料1080的剩余部分1082，从而形成外侧绝缘。在另一实施例中，该剩余部分1082也可以不必保留。
接着，如图19所示，进行常规工艺，在源漏区上形成硅化物1085，可选地，所述硅化物也可以形成在所述栅堆叠的顶部上。具体地，首先，如图19a所示，淀积一层金属层。所述金属层包括Ni，Co，Ti，W，Pt，Ir等金属材料，在本实施例中优选Ni，其厚度可以为5-15nm。然后，在例如300-500℃下进行退火使多晶硅1035以及应变材料1070与Ni反应，并湿法刻蚀未反应的Ni，形成硅化物。图19b为沿A-A’的截面图，图19c为沿1-1’的截面图。
接着形成接触，并金属化形成互连结构将电极引出，金属化的形成可以参照常规技术，这里不再赘述。至此，完成本发明的FinFET的制作。
尽管仅参考以上实施例对本发明进行了说明，但是本领域技术人员应当认识到，以根据本发明的鳍结构为基础，可以制作出多种鳍式场效应晶体管结构，如双栅 FinFET、三栅 FinFET 等，而不限于本发明所示的结构。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (19)
1. 一种制作鳍式（Fin）场效应晶体管的方法，包括：
提供半导体衬底，在所述半导体衬底上的SiGe层以及在所述SiGe层上的Si层，其中所述SiGe层与所述衬底晶格匹配；
图案化所述Si层和SiGe层，以形成Fin结构；
在所述Fin结构的顶部和两侧形成栅堆叠以及围绕栅堆叠的间隔侧墙；
以间隔侧墙为掩膜，去除Si层的、在所述间隔侧墙外侧的部分，从而留下Si层的、在所述间隔侧墙内侧的部分；
去除SiGe层的、图案化后剩余的部分，以形成空隙；
在所述空隙中形成绝缘基体；以及
外延应力源漏区，其位于Fin结构和绝缘基体的两侧。
2. 如权利要求1所述的方法，其中形成Fin结构的步骤包括：
利用图案化的光刻胶材料作掩膜，刻蚀Si层和SiGe层的、所述光刻胶材料外侧的部分，从而形成Si层和SiGe层的、所述光刻胶材料内侧的部分，其中Si层的、所述光刻胶材料内侧的部分构成Fin结构。
3. 如权利要求1所述的方法，其中形成栅堆叠的步骤包括：
在衬底以及Fin结构顶部、侧壁上形成第一绝缘材料；
去除Fin结构的侧壁和顶部的第一绝缘材料，衬底顶部上留下部分第一绝缘材料；
在Fin结构的顶部、侧壁以及衬底顶部上所留下的第一绝缘材料上形成栅绝缘材料；
在所述栅绝缘材料上形成栅金属；
在栅金属上形成多晶硅层；
在多晶硅层上形成第二绝缘材料；以及
图案化所述第二绝缘材料、多晶硅层、栅金属、栅绝缘材料以及衬底顶部上所留下的第一绝缘材料。
4. 如权利要求1所述的方法，其中，形成空隙采用湿法腐蚀或RIE刻蚀。
5. 如权利要求1所述的方法，其中，形成绝缘基体的步骤包括：
依次沉积氧化物层以及氮化物层；以及
以氧化物层和栅堆叠作为掩膜去除所述氮化物层的、掩膜外侧的部分。
6. 如权利要求1所述的方法，其中，外延应力源漏区的步骤包括：
在Fin结构和绝缘基体两侧的半导体衬底上选择性外延生长具有增强沟道中载流子迁移率的应变材料。
7. 如权利要求6所述的方法，其中，对于Si基PFET，所述应变材料为SiGe；对于Si基NFET, 所述应变材料为Si：C。
8. 如权利要求1所述的方法，其中在外延应力源漏区之前，进一步向下刻蚀衬底，以使得源漏区嵌入在所述衬底中。
9. 如权利要求1所述的方法，其中在形成空隙的步骤之前，通过晕环注入和源漏延伸注入工艺在所述Si层的、在所述间隔侧墙内侧的部分中形成晕环注入区以及源/漏延伸区。
10. 如权利要求1所述的方法，其中在外延应力源漏区的步骤之后，还包括进行源漏区硅化并且形成接触以及金属化的步骤。
11. 如权利要求1至10之一所述的方法，其中所述半导体衬底为体Si衬底。
12. 一种半导体结构，包括：
半导体衬底;
绝缘基体，形在所述半导体衬底上；
Fin结构，形成在所述绝缘基体上方；
栅堆叠以及围绕所述栅堆叠的间隔侧墙，形成在所述Fin结构上方；以及
源漏区，其位于Fin结构和绝缘基体的两侧，
其中，所述源漏区由具有增强沟道中载流子迁移率的应变材料形成。
13. 如权利要求12所述的半导体结构，其中所述源漏区嵌入在所述衬底中。
14. 如权利要求12所述的半导体结构，其中所述间隔侧墙的侧边与Fin结构的侧边对齐。
15. 如权利要求12所述的半导体结构，其中在所述半导体结构为Si基PFET的情况下，所述应变材料为SiGe；在所述半导体结构为Si基NFET的情况下,所述应变材料为Si：C。
16. 如权利要求12所述的半导体结构，其中还包括源/漏延伸区以及晕环注入区，其形成在所述Fin结构中。
17. 如权利要求12所述的半导体结构，其中还包括硅化物，其形成在所述源漏区上。
18. 如权利要求12所述的半导体结构，其中所述绝缘基体由氮化物形成。
19. 如权利要求12至18之一所述的半导体结构，其中所述半导体衬底为体Si衬底。
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