CN102339860B

CN102339860B - 半导体器件及其制造方法

Info

Publication number: CN102339860B
Application number: CN 201010239275
Authority: CN
Inventors: 朱慧珑; 梁擎擎; 钟汇才
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2010-07-27
Filing date: 2010-07-27
Publication date: 2013-03-27
Anticipated expiration: 2030-07-27
Also published as: CN102339860A

Abstract

本申请公开了一种半导体器件及其制造方法。该半导体器件包括：半导体衬底；应力层，部分嵌入于半导体衬底中，应力层的表面包括顶壁、底壁和侧壁，侧壁由第一侧壁和第二侧壁构成，第一侧壁连接顶壁与第二侧壁，第二侧壁连接第一侧壁与底壁，第一侧壁和第二侧壁之间的夹角小于180°，并且第一侧壁和第二侧壁关于平行于半导体衬底的平面对称；沟道区，位于应力层上；栅堆叠，位于沟道区上；源/漏区，位于沟道区的两侧且嵌入半导体衬底中，源/漏区的表面比顶壁低。本发明的实施例适用于半导体器件的应力工程。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体领域，更具体地，涉及一种带有应变结构的半导体器件及其制造方法，其中该应变结构包括凹陷的源/漏区结构。

背景技术

随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。

能够在场效应晶体管中保持适当性能的一个重要因素是载流子迁移率，载流子迁移率会影响能够在半导体器件沟道中流动的电流或电荷量。90nm节点的CMOS(互补型金属氧化物半导体晶体管)技术之后，应力技术开始应用以增强载流子的迁移率，从而提高器件的驱动电流。例如MOSFET(金属氧化物半导体场效应管)，可以通过在源/漏之间的沟道上施加应力来改善载流子的迁移率，从而改善集成电路的性能。具体地，对于nMOSFET，沟道中的载流子是电子，沟道两端的拉应力能够增加电子的迁移率；对于pMOSFET，沟道中的载流子是空穴，沟道两端的压应力能够增加空穴的迁移率。

随着集成电路集成度的进一步提高，工业界对半导体器件制造中应力应用的要求也进一步提高了。有鉴于此，需要提供一种新颖的半导体器件及其制造方法，以进一步提高沟道区的应力。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，能够进一步提高MOSFET沟道区中的应力。

根据本发明的一个方面，提供了一种半导体器件，包括：半导体衬底；应力层，部分嵌入于所述半导体衬底中，所述应力层的表面包括顶壁、底壁和侧壁，所述侧壁由第一侧壁和第二侧壁构成，所述第一侧壁连接顶壁与第二侧壁，所述第二侧壁连接第一侧壁与底壁，所述第一侧壁和第二侧壁之间的夹角小于180°，并且所述第一侧壁和第二侧壁关于平行于所述半导体衬底的平面对称；沟道区，位于所述应力层上；栅堆叠，位于所述沟道区上；源/漏区，位于所述沟道区的两侧且嵌入所述半导体衬底中，所述源/漏区的表面比所述顶壁低。

上述的应力层的形状也可以称为钻石形状。

其中，栅堆叠包括：栅介质层和栅极导体层；栅介质层为高k栅介质层。优选地，在栅极导体层的两侧进一步包括栅极侧墙。

可选地，对于nMOSFET，所述应力层具有压应力；对于pMOSFET，所述应力层具有拉应力。

优选地，在本发明的一个实施例中，在应力层中靠近所述第一侧壁的区域进一步包括源/漏延伸区。可选地，在沟道区中或沟道区下方，进一步包括晕环注入区。

在本发明的实施例中，源/漏区的表面高度低于用于相邻器件之间的隔离结构。

在本发明的一个实施例中，半导体衬底所在的晶面为Si的{100}晶面；第一侧壁和第二侧壁所在的晶面为Si的{111}晶面。

在本发明某些实施例中，半导体衬底所在的晶面为{100}晶面；第一侧壁和第二侧壁之间的夹角为(109°29’±2°)。

根据本发明的另一方面，提供了一种半导体器件的制造方法，包括：提供半导体衬底；在半导体上形成应力层，部分嵌入于所述半导体衬底中，所述应力层的表面包括顶壁、底壁和侧壁，所述侧壁由第一侧壁和第二侧壁构成，所述第一侧壁连接顶壁与第二侧壁，所述第二侧壁连接第一侧壁与底壁，所述第一侧壁和第二侧壁之间的夹角小于180°，并且所述第一侧壁和第二侧壁关于平行于所述半导体衬底的平面对称；在应力层上形成沟道区；在沟道区上形成栅堆叠；在所述栅堆叠的两侧刻蚀所述半导体衬底至所述顶壁的下方，并嵌入所述半导体衬底中形成源/漏区。

上述的应力层的形状也可以称为钻石形状。

其中，形成应力层可以包括：在半导体衬底上形成介质层；刻蚀介质层和半导体衬底，直至形成嵌入半导体衬底中且与所述应力层的表面形状相同的凹槽；在所述凹槽中外延形成上述的应力层。其中，在半导体衬底上形成凹槽，可以包括如下步骤：在半导体衬底上形成长方形凹槽；采用湿法刻蚀长方形凹槽以形成与所述应力层的表面形状相同的凹槽；其中，湿法刻蚀沿着Si的{111}晶面进行。湿法刻蚀采用的溶液可以为KOH或TMAH。

其中，形成沟道区的步骤可以包括：在应力层上外延形成Si层。

其中，形成栅堆叠的步骤可以包括：在沟道区上形成栅介质层，在刻蚀后的介质层的内壁上形成牺牲侧墙；在牺牲侧墙围绕的区域内形成栅极导体层；去除介质层和牺牲侧墙。

可选地，在去除介质层之后，该方法可以进一步包括步骤：在栅极导体的两侧进一步形成栅极侧墙。

可选地，在去除介质层之后，该方法可以进一步包括：进行倾角离子注入，从而在应力层中靠近第一侧壁的区域形成源/漏延伸区；该方法还可以进一步包括步骤：进行倾角离子注入，从而在沟道区中或沟道区下方形成晕环注入区。

本发明的实施例提供的半导体器件及其制造方法，通过在沟道区下方形成钻石形状的应力层，从而通过应力层给沟道区提供了应力。此外，在应力层的两侧形成了上表面低于应力层的顶部的源/漏区，第一侧壁之外不受阻碍，而应力层能够进一步通过第一侧壁向沟道区的两侧施加应力，能够有效提高载流子的迁移率，改善器件的性能。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1～14示出了根据本发明实施例制造半导体器件的流程中各步骤的截面图。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

图1～14详细示出了根据本发明实施例制造半导体器件流程中各步骤的截面图。以下，将参照这些附图来对根据本发明实施例的各个步骤以及由此得到的半导体器件予以详细说明。

首先，如图1所示，提供半导体衬底1000。衬底1000可以包括任何适合的半导体衬底材料，具体可以包括但不限于硅、锗、锗化硅、SOI(绝缘体上半导体)、碳化硅、砷化镓或者任何Ⅲ/Ⅴ族化合物半导体等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底1000可以包括各种掺杂配置。此外，衬底1000可以可选地包括外延层，可以被应力改变以增强性能。采用不同的衬底，后续的工艺略有不同，本发明将采用最常规的衬底来说明如何实现本发明。因此对于本发明的一个实施例，选择Si作为半导体衬底，并且该半导体衬底表面为Si的{100}晶面。

可选地，在半导体衬底1000上先形成一垫氧化层(Pad Oxide)1002，厚度可以为5-8

接着在垫氧化层1002上形成一介质层1004，通常为Si₃N₄或者是其他的氮化物，厚度为50-200nm。

接着在半导体衬底1000上形成隔离结构1006，例如常用的STI(Shallow Trench Isolation，浅沟槽隔离)，从而将器件结构与其他的器件结构进行隔离。

然后，如图2所示，半导体衬底1000上的垫氧化层1002和介质层1004上形成开口。例如可以通过光刻胶将其他部分保护起来，将未保护的部分进行反应离子刻蚀，从而形成开口。

如图3所示，将开口进一步向下刻蚀，直至深入到半导体衬底1000中，从而嵌入半导体衬底1000中形成长方形凹槽。在这一步骤中，例如可以采用各项异性的干法或湿法刻蚀。

接着，如图4所示，以半导体衬底1000为基础形成中部大、上下小的钻石型凹槽。该凹槽具有底壁A3和侧壁，侧壁由第一侧壁A1和第二侧壁A2构成，第二侧壁A2分别与第一侧壁A1和底壁A3连接，第一侧壁A1和第二侧壁A2之间的夹角小于180°，并且第一侧壁A1和第二侧壁A2关于平行于半导体衬底1000的表面对称，例如图4中BB’所在、并与{100}晶面平行的平面。具体地，采用KOH、TMAH或其他刻蚀液在长方形凹槽中对半导体衬底进行湿法刻蚀，刻蚀将沿着Si的{111}晶面进行，结果是在这个钻石形凹槽中，第一侧壁A1与第二侧壁A2所在的晶面为Si的{111}晶面。

然后如图5所示，在钻石型凹槽中外延形成应力层1008，在应力层1008上外延形成Si层1010。对于nMOSFET，外延形成的应力层1008具有压应力，例如可以为SiGe，其中Ge含量为10-60％；对于pMOSFET，外延形成的应力层1008具有拉应力，例如可以为Si:C，其中C含量为0.2-2％。外延形成的Si层1010将作为器件的沟道区。可见，对于nMOSFET，应力层1008能够对两侧的第一侧壁A1产生向外的压力；而对于pMOSFET，应力层1008能够对两侧的第一侧壁A1产生向内且向下的拉力。

参照图6所示，为形成的应力层1008的侧壁示意图。在形成应力层1008之后，可以看到凹槽的第一侧壁A1、第二侧壁A2以及底壁A3同时也是应力层的侧壁和底壁，同时应力层1008还具有顶壁A4。其中，顶壁A4和底壁A3所在的方向都与半导体衬底的表面平行，或者说，顶壁A4和底壁A3处在Si的{100}晶面，而第一侧壁A1和第二侧壁A2处在Si的{111}晶面。

在应力层1008上的外延Si层1010将作为最终形成的半导体器件的沟道区。

接着，在Si外延层1010以及两侧的介质层1006形成的开口中形成栅介质层。按照现在常规的工艺，一般采用高k介质，并采用金属作为栅极导体层。如图7所示，可以在整个器件的表面上形成高k介质层1012，例如可以是HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂、LaAlO中的任一种或几种的组合。然后在上述开口中，紧邻栅介质层1012的侧壁形成牺牲侧墙1014。牺牲侧墙1014能够定义出栅长，例如可以根据需要定义的栅长来确定牺牲侧墙需要刻蚀到什么厚度，从而有效控制栅极的长度，进一步控制沟道区的长度。牺牲侧墙1014的形成方法具体可以为，在高k栅介质层1012上形成介质层，例如Si₃N₄，厚度可以为50-150nm，然后进行反应离子刻蚀，从而在高k栅介质层1012的侧壁上形成牺牲侧墙1014。

如图8所示，在牺牲侧墙1014的内壁围绕的空间内形成栅极导体层1016。栅极导体层1016可以是金属层或金属/多晶硅叠层，其中金属层可以包括功函数金属层，能够调节器件的功函数。在形成栅极导体层1016后，优选对栅极导体层1016进行回刻，形成图8所示的形状。

接着，将牺牲侧墙1014去除，然后将介质层1004和垫氧化层1002也去除，形成的结构如图9所示。

如图10所示，进行LDD(Lightly Doped Drain，轻掺杂漏)步骤，从而形成源/漏延伸区1018。例如，对于nMOSFET，可以轻掺杂As或P，对于pMOSFET，可以轻掺杂B或In。源/漏延伸区1018位于靠近第一侧壁A1的应力层中。可选地，还可以进行倾角离子注入，对于pMOSFET，可以注入As或P，对于nMOSFET，可以注入B或In；从而在Si层1010中或者是其下方形成晕环注入区(图中未示出)，能够较好地抑制短沟道效应。

进一步地，如图11所示，在栅极导体1016的两侧形成栅极侧墙1020，从而在形成源/漏区之后，能够有效地将栅极导体1016和源/漏区进行隔离。

接着以栅堆叠和栅极侧墙1020为掩模，向下刻蚀半导体衬底，直至半导体衬底的表面低于顶壁A4，例如，优选至位于应力层1008中与BB’相齐或者低于BB’。本发明的实施例并不局限与此，以上是一种优选方式。对于实现本发明来说，只需刻蚀后的半导体衬底表面比顶壁A4低即可，这样后续形成源/漏区的表面将低于顶壁A4。

接着，如图12所示，进行重掺杂离子注入，从而形成如图13所示的源/漏区1022。同样地，可以掺杂As或P；对于pMOSFET，可以掺杂B或In。之后，在800-1200℃的温度范围内进行退火，以激活掺杂离子。因而Si层1010成为了源区和漏区之间的沟道区。

进一步地，如图14所示，在半导体器件的上方还形成层间介质层1023，在层间介质层1023中形成接触1024。

因此，根据本发明一个实施例得到的半导体器件如图13所示。该半导体器件包括：半导体衬底1000、应力层1008、沟道区1010、栅堆叠以及源/漏区1022。

其中，应力层1008部分嵌入于半导体衬底1000中，应力层10088的表面包括顶壁A4、底壁A3和侧壁，侧壁由第一侧壁A1和第二侧壁A2构成，第一侧壁A1连接顶壁A4与第二侧壁A2，第二侧壁A2连接第一侧壁A1与底壁A3，第一侧壁A1和第二侧壁A2之间的夹角小于180°，并且第一侧壁A1和第二侧壁A2关于平行于半导体衬底1000的平面对称，这个平面可以参考BB’所在的、且与半导体衬底1000平行的平面。应力层1008的形状为钻石形。

沟道区1000，位于应力层1008上；栅堆叠，位于沟道区1000上；源/漏区1022，位于沟道区1010的两侧且嵌入半导体衬底1000中，源/漏区1022的表面比顶壁A4低，最好优选为低于BB’。

其中，栅堆叠包括：栅介质层1012和栅极导体层1016；栅介质1012层为高k栅介质层。在栅极导体1016的两侧可以进一步包括栅极侧墙1020。

其中，对于nMOSFET，应力层1008为压应力层，例如包括SiGe形成，Ge含量可以为10-60％；对于pMOSFET为拉应力层，应力层1008由Si:C形成，Si:C中C含量可以为0.2-2％。

优选地，在本发明的一个实施例中，在应力层1008中靠近第一侧壁A1的区域中，可进一步包括源/漏延伸区1018。优选地，在沟道区1010中或沟道区1010下方，可进一步包括晕环注入区(图中未示出)。

在现有技术中，由于各种工艺流程对STI的腐蚀和蚀刻，STI结构的顶部高度很可能会低于源/漏区的表面高度，那么源/漏区上的应力可能会越过STI的顶部而泄露出去。而在本发明的实施例中，源/漏区的表面高度低于STI的高度，因而，应力不会越过STI结构而释放，大大增强了沟道区两侧的应力。

对于nMOSFET，应力区具有压应力，应力层上部由于具有压应力，则能够向沟道区1010的两侧提供向外向上压的力，这个力的效果是最后在沟道区1010的两侧产生了拉应力，则能够提高nMOSFET的沟道区中电子的迁移率；对于pMOSFET，应力区具有拉应力，应力层上部由于具有拉应力，则能够向沟道区1010的两侧提供向内向下拉的力，这个力的效果是最后在沟道区1010的两侧产生了压应力，则能够提高pMOSFET的沟道区中空穴的迁移率。

对于本发明的一个实施例，其中，半导体衬底1000所在的晶面为Si的{100}晶面；第一侧壁A1和第二侧壁A2所在的晶面为Si的{111}晶面。应力层1008的外形可以通过湿法刻蚀形成，在湿法刻蚀中，刻蚀将沿着Si的{111}晶面进行。A1、A2、A3和A4这四个面的位置关系，请参考图6。其中A1和A2位于Si的{111}晶面，A3和A4位于Si的{100}晶面。

由于湿法刻蚀可能存在部分偏差，在半导体衬底的表面为{100}晶面的情况下，对于应力层，第一侧壁A1和第二侧壁A2之间的夹角为(109°29’±2°)。

进一步地，如图14所示，在半导体器件的上方还包括层间介质层1023，在层间介质层1023中形成了接触1024。

从图13、图14可以看出，在本发明的实施例中，源/漏区的表面低于顶壁的表面，由于第一侧壁A1之外不受阻碍，因而应力层能够进一步通过第一侧壁A1向沟道区的两侧施加应力，沟道区两侧的应力得到进一步的改善。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。

以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims

1.一种半导体器件，包括：

半导体衬底；

应力层，部分嵌入于所述半导体衬底中，所述应力层的表面包括顶壁、底壁和侧壁，所述侧壁由第一侧壁和第二侧壁构成，所述第一侧壁连接顶壁与第二侧壁，所述第二侧壁连接第一侧壁与底壁，所述第一侧壁和第二侧壁之间的夹角小于180°,并且所述第一侧壁和第二侧壁关于平行于所述半导体衬底的平面对称；

沟道区，位于所述应力层上；

栅堆叠，位于所述沟道区上；

源/漏区，位于所述沟道区的两侧且嵌入所述半导体衬底中，所述源/漏区的表面比所述顶壁低。

2.根据权利要求1所述的半导体器件，其中，所述栅堆叠包括：高k栅介质层和栅极导体层。

3.根据权利要求2所述的半导体器件，其中，所述栅极导体层的两侧进一步包括栅极侧墙。

4.根据权利要求1所述的半导体器件，其中，对于nMOSFET，所述应力层具有压应力；对于pMOSFET，所述应力层具有拉应力。

5.根据权利要求1所述的半导体器件，其中，在所述应力层中靠近所述第一侧壁的区域中进一步包括源/漏延伸区。

6.根据权利要求1所述的半导体器件，其中，在所述沟道区中或沟道区下方，进一步包括晕环注入区。

7.根据权利要求1所述的半导体器件，其中，若所述半导体器件周围包括隔离结构，则所述源/漏区的表面的高度低于所述隔离结构的表面高度。

8.根据权利要求1所述的半导体器件，其中，所述顶壁和底壁与所述半导体衬底表面平行。

9.根据权利要求1至8中任一项所述的半导体器件，其中，所述半导体衬底所在的晶面为Si的{100}晶面；所述第一侧壁和第二侧壁所在的晶面为Si的{111}晶面。

10.根据权利要求1至8中任一项所述的半导体器件，其中，所述半导体衬底所在的晶面为{100}晶面；所述第一侧壁和第二侧壁之间的夹角为109°29’±2°。

11.一种半导体器件的制造方法，包括：

提供半导体衬底；

部分嵌入所述半导体衬底形成应力层，其中，所述应力层的表面包括顶壁、底壁和侧壁，所述侧壁由第一侧壁和第二侧壁构成，所述第一侧壁连接顶壁与第二侧壁，所述第二侧壁连接第一侧壁与底壁，所述第一侧壁和第二侧壁之间的夹角小于180°,并且所述第一侧壁和第二侧壁关于平行于所述半导体衬底的平面对称；

在所述应力层上形成沟道区；

在所述沟道区上形成栅堆叠；

在所述栅堆叠的两侧刻蚀所述半导体衬底至所述顶壁的下方，并嵌入所述半导体衬底中形成源/漏区。

12.根据权利要求11所述的方法，其中，形成应力层包括：

在所述半导体衬底上形成介质层；

刻蚀所述介质层和半导体衬底，直至形成嵌入所述半导体衬底中且与所述应力层的表面形状相同的凹槽；

在所述凹槽中外延形成所述应力层。

13.根据权利要求12所述的方法，在刻蚀所述介质层和半导体衬底之前，所述方法进一步包括：

嵌入所述介质层和半导体衬底形成隔离结构。

14.根据权利要求12所述的方法，其中，在所述半导体衬底上形成凹槽，包括：

在所述半导体衬底上形成长方形凹槽；

采用湿法刻蚀所述长方形凹槽以形成与所述应力层的表面形状相同的凹槽；

其中，湿法刻蚀沿着Si的{111}晶面进行。

15.根据权利要求14所述的方法，其中，所述湿法刻蚀采用的溶液为KOH或TMAH。

16.根据权利要求11至15中任一项所述的方法，其中，形成沟道区包括：在所述应力层上外延形成Si层。

17.根据权利要求11至15中任一项所述的方法，其中，对于nMOSFET，所述应力层具有压应力；对于pMOSFET，所述应力层具有拉应力。

18.根据权利要求12至15中任一项所述的方法，其中，形成栅堆叠包括：

在所述沟道区上形成栅介质层，

在刻蚀后的所述介质层的内壁上形成牺牲侧墙；

在所述牺牲侧墙围绕的区域内形成栅极导体层；

去除所述介质层和牺牲侧墙。

19.根据权利要求18所述的方法，其中，在去除所述介质层之后，进一步包括：在所述栅极导体层的两侧进一步形成栅极侧墙。

20.根据权利要求18所述的方法，其中，在去除所述介质层之后，进一步包括：

进行倾角离子注入，从而在中部以上、且位于所述沟道区的两侧的应力层中形成源/漏延伸区。

21.根据权利要求18所述的方法，其中，在去除所述介质层之后，进一步包括：

进行倾角离子注入，从而在所述沟道区中或所述沟道区下方形成晕环注入区。