CN103594372A - 半导体器件制造方法 - Google Patents
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Abstract
本发明提供了一种具有梯形源漏区域的晶体管制造方法。在本发明的方法中，采用第一间隙壁和第二间隙壁形成了复合间隙壁，其中，第二间隙壁的厚度大于第一间隙壁的厚度，通过腐蚀第二间隙壁正下方的部分或全部第一间隙壁材料层，暴露出符合间隙壁下方的衬底表面，然后以各向异性湿法腐蚀工艺腐蚀衬底，形成了梯形源漏区域沟槽，继而通过外延工艺形成梯形源漏区域。本发明的梯形源漏区域具有足够大的体积以向沟道提供应力同时也不会存在源漏穿通的风险。
Description
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种具有梯形源漏区域的晶体管器件的制造方法。
背景技术
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。目前，应变硅技术成为一种通过抑制短沟道效应、提升载流子迁移率来提高MOSFET器件性能的基本技术。对于PMOS而言，人们采用在源漏区形成沟槽后外延生长硅锗的方法，提供压应力以挤压晶体管的沟道区，从而提高PMOS的性能。同时，对于NMOS而言，为了实现同样目的，在源漏区外延硅碳的方法也逐渐被采用。具体地，STI(浅沟槽隔离)、SPT(应力接近技术)、源漏硅锗/硅碳嵌入、金属栅应力、刻蚀停止层(CESL)等应力技术被提出。
不同形状的源漏区域凹槽可以对沟道提供不同的应力，同时，不同形状的源漏区域凹槽也会影响到器件的电学稳定性。面积更大的源漏区域凹槽能够容纳更多的源漏区域材料，以便于对沟道提供更大应力，但是，若过大的源漏区域凹槽导致沟道两侧的源漏区距离比较近时，则会增加源漏串通的风险，从而影响器件的性能。
因此，需要提供一种新的晶体管制造方法，能够在提供足够应力的同时不至于存在穿通的风险，从而更好地确保晶体管性能。
发明内容
本发明提供一种具有梯形源漏区域的晶体管制造方法，其源漏区域能够在提供足够应力的同时不至于存在穿通的风险。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于制造具有梯形源漏区域的晶体管，其包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；
形成栅极绝缘层、栅极，定义栅极图形；
全面性地沉积第一间隙壁材料层，其覆盖在所述栅极的顶部、所述栅极和所述栅极绝缘层的侧壁、所述半导体衬底上；
全面性地沉积第二间隙壁材料层，其覆盖在第一间隙壁材料层上；
自对准地刻蚀所述第二间隙壁材料层，仅保留位于所述栅极和所述栅极绝缘层侧面的部分第二间隙壁材料层，从而形成第二间隙壁；
去除暴露出的所述第一间隙壁材料层，包括去除位于所述第二间隙壁正下方的第一间隙壁材料层的部分或全部，形成第一间隙壁，从而使得所述第二间隙壁正下方的所述半导体衬底的表面部分或全部暴露出；
所述第一间隙壁具有第一厚度，所述第二间隙壁具有第二厚度，第二厚度大于第一厚度；
通过各向异性湿法腐蚀，腐蚀暴露出的所述半导体衬底，从而形成梯形形状的源漏区域凹槽；
在所述源漏区域凹槽中外延形成梯形源漏区域，其向晶体管沟道区域提供应力。
在本发明的方法中，所述第一间隙壁的材料为SiO2，第一厚度为5-20nm，优选为10nm；所述第二间隙壁的材料为Si3N4，第二厚度为10-100nm，优选为30nm。
在本发明的方法中，去除暴露出的所述第一间隙壁材料层的步骤中，采用DHF湿法腐蚀，或者，先干法自对准刻蚀去掉暴露出来的所述第一间隙壁材料层，再进行湿法钻蚀。
在本发明的方法中，腐蚀暴露出的所述半导体衬底，从而形成梯形形状的源漏区域凹槽的步骤中，湿法腐蚀的腐蚀剂为TMAH。
在本发明的方法中，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，所述栅极绝缘层的材料为SiO2，并且，采用后栅工艺，即，在形成所述金属硅化物之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。
在本发明的方法中，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为金属或多晶硅。
在本发明的方法中，所述半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。
本发明的优点在于：采用第一间隙壁和第二间隙壁形成了复合间隙壁，其中，第二间隙壁的厚度大于第一间隙壁的厚度，通过腐蚀第二间隙壁正下方的部分或全部第一间隙壁材料层，暴露出符合间隙壁下方的衬底表面，然后以各向异性湿法腐蚀工艺腐蚀衬底，形成了梯形源漏区域沟槽，继而通过外延工艺形成梯形源漏区域。本发明的梯形源漏区域具有足够大的体积以向沟道提供应力同时也不会存在源漏穿通的风险。
附图说明
图1-6本发明提供的具有梯形源漏区域的晶体管器件的制造方法流程示意图；
图7-10现有技术中的晶体管器件源漏区域结构。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及到涉及一种具有梯形源漏区域的晶体管制造方法，下面参见附图1-6，将要详细描述本发明提供的半导体器件制造方法。
首先，参见附图1，在半导体衬底1上形成有STI(Shallow trenchisolation，浅沟槽隔离)结构2，以及栅极绝缘层3、栅极4和第一间隙壁材料层51。
具体而言，提供半导体衬底1，本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。在半导体衬底1上形成STI结构2的方法具体包括，首先在半导体衬底1上涂布光刻胶，接着光刻出STI结构2图形，并对半导体衬底1进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，如SiO2，从而形成STI结构。在形成STI结构2之后，进行阱区注入(未在图中示出)，形成NMOS区域和PMOS区域。PMOS的阱区注入杂质为N型杂质，而NMOS的阱区注入杂质为P型杂质。
为了形成包括栅极绝缘层3和栅极4的栅极堆栈，先在衬底1表面沉积一层SiO2或者高K栅极绝缘材料薄膜。高K栅极绝缘材料具有比SiO2更大的介电常数，对晶体管器件性能更为有利。本发明中的栅极绝缘层为选自以下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、或Y2O3至少之一在内的稀土基高K介质材料，SiO2，SiON，或Si3N4。栅极绝缘层3既要实现其栅绝缘特性，又要具有尽可能薄的厚度，其厚度优选为0.5-10nm，沉积工艺例如为CVD。
在形成栅极绝缘层3之后，沉积栅极4的材料。栅极4为多晶硅、金属或金属硅化物等材料，其中，栅极4材料通常为金属(例如先栅工艺)或多晶硅，而特别地，在后栅工艺(gate last)中，栅极4材料为多晶硅，栅极绝缘层3的材料为SiO2，在完成晶体管其它部件后，将会去除多晶硅栅极，然后形成金属或金属硅化物栅极。
在沉积栅极4的材料后，进行光刻胶涂布，光刻，定义出栅极图形，对栅极4以及栅极绝缘层3的材料层顺序刻蚀，从而形成栅极堆栈的图形。
之后，在半导体衬底上全面性地沉积形成第一间隙壁材料层51，材料优选为SiO2，采用保形性良好的沉积工艺，使其以期望的厚度覆盖栅极4以及栅极绝缘层3。第一间隙壁材料层51具有第一厚度，第一厚度为5-20nm，优选为10nm。
接下来，参见附图2，全面性地沉积形成第二间隙壁材料层61，第二间隙壁材料层61优选采用Si3N4。采用保形性良好的沉积工艺，使其以期望的厚度覆盖在第一间隙壁材料层51之上。第二间隙壁材料层61具有第二厚度，并且第二厚度大于第一厚度，第二厚度为10-100nm，优选为30nm。
接着，参见附图3，自对准地刻蚀第二间隙壁材料层61，形成具有第二厚度的第二间隙壁6。具体包括：采用各向异性的自对准刻蚀方式，对第二间隙壁材料层61进行刻蚀，去除位于各水平表面上的第二间隙壁材料层61，仅保留位于栅极4和栅极绝缘层3侧面的第二间隙壁材料层61，以形成第二间隙壁6。
接着，参见附图4，对暴露出的第一间隙壁材料层51进行腐蚀，形成具有第一厚度的第一间隙壁5。可以利用湿法腐蚀、干法刻蚀或者两者的结合，去除暴露出的第一间隙壁材料层51，其中包括对位于第二间隙壁6正下方的第一间隙壁材料层51进行钻蚀，去除位于第二间隙壁6正下方的部分或全部第一间隙壁材料层51，从而形成具有第一厚度的第一间隙壁5。其中，附图4对应的是全部去除的情况。湿法腐蚀采用对第一间隙壁和第二间隙壁选择比高的刻蚀方法，优选采用DHF湿法腐蚀；另外，还可以通过先干法自对准刻蚀去掉暴露出来的第一间隙壁材料层后，再进行湿法钻蚀。在该步刻蚀之后，第二间隙壁6正下方的衬底1表面部分或全部暴露出。同时，经过该步骤，还最终形成由第一间隙壁5和第二间隙壁6组成的复合间隙壁，复合间隙壁包围了栅极4和栅极绝缘层3的侧面。
接着，参见附图5，通过各向异性湿法腐蚀，例如TMAH腐蚀剂，腐蚀暴露出的衬底1，从而形成梯形形状的源漏区域凹槽7。由于采用了各项异性的腐蚀工艺，源漏区域凹槽7与沟道区相邻的侧壁并不是垂直衬底表面方向的，而是在衬底的{111}方向上。
之后，参见附图6，通过外延工艺，在源漏区域凹槽7中形成源漏区域8，源漏区域8的材料可选地为硅或硅锗(对于PMOS)，或者，硅或硅碳(对于NMOS)，用以向MOS沟道区域提供应力，从而提高载流子迁移率。在外延的同时，可以进行原位掺杂，例如硼(PMOS)或者磷(NMOS)，用以形成器件源漏区域的掺杂。对于PMOS，源漏提供压应力，对于NMOS，源漏提供张应力。在本实施例中，源漏区域具有上大下小的梯形形状，也即倒梯形。梯形源漏区域与沟道区相邻的斜边在衬底的{111}方向上。由于源漏区域凹槽的梯形截面形状，能够使其容纳更多的源漏区域材料，形成更大的源漏区域，以便于对沟道提供更大应力。同时，与现有技术中的源漏区域相比，例如图7-10中的源漏区域，本发明也具有优势。与图7中的源漏区域71和图8中的源漏区域72相比，本发明的源漏区域凹槽的容量更大，可以外延容纳更大体积的源漏区域材料，以便获得更好的应力效果，并且，源漏区域更加靠近沟道区域，有利于晶体管性能的提升。与图9中的源漏区域73和图10中的源漏区域74相比，本发明的源漏区域凹槽形成工艺更加简单可靠且易实现，同时，本发明的源漏区域的侧面位于同一个{111}面上，不存在图8和图9中的两个{111}面形成的折状侧面，而在小尺寸器件中，这样的两个{111}面形成的折状侧面使得沟道两侧的源漏区域距离过近，容易造成源漏穿通(punchthrough)效应，而本发明的源漏区域则无此问题。
在形成源漏区域8之后，接下来，可以进行常规的晶体管制造工艺。包括，形成硅化物作为源漏接触(未图示)，硅化物的材料例如是NiSi，PtSi，PtNiSi，SnSi，SnNiSi，TiSi，CoSi。本发明的半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。若采用先栅工艺，则可以在形成源漏接触之后直接进行互连线的制备工艺。若采用后栅工艺，则在形成源漏接触之后，去除多晶硅材料栅极和SiO2栅极绝缘层，形成栅极空洞，在栅极空洞中填充高K栅绝缘材料和金属，从而形成金属栅极，完成栅极制备，之后再进行互连线制备。
另外，可以在合适的步骤中形成晶体管的LDD和Halo区域，例如在形成源漏区域凹槽之前或之后。对于PMOS，LDD区域的的材料为硅或硅锗，掺杂元素为硼；对于NMOS，LDD区域的的材料为硅或硅碳，掺杂元素为磷。LDD区域的掺杂剂量小于源漏区域的掺杂剂量，例如，LDD区域的掺杂剂量为1e13-1e15cm-3，而源漏区域的掺杂剂量为1e15-1e20cm-3。另外，Halo区域的材料可选地为硅或硅锗(对于PMOS)，或者，硅或硅碳(对于NMOS)，其掺杂浓度为1e13-1e15cm-3，掺杂类型与其所在源漏区域的掺杂类型相反。
至此，本发明提出并详细描述了具有梯形源漏区域的晶体管的制造方法。在本发明的方法中，采用第一间隙壁和第二间隙壁形成了复合间隙壁，其中，第二间隙壁的厚度大于第一间隙壁的厚度，通过腐蚀第二间隙壁正下方的部分或全部第一间隙壁材料层，暴露出复合间隙壁下方的衬底表面，然后以各向异性湿法腐蚀工艺腐蚀衬底，形成了梯形源漏区域沟槽，继而通过外延工艺形成梯形源漏区域。本发明的梯形源漏区域具有足够大的体积以向沟道提供应力同时也不会存在源漏穿通的风险。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (7)
1.一种半导体器件制造方法，用于制造具有梯形源漏区域的晶体管，其特征在于包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；
形成栅极绝缘层、栅极，定义栅极图形；
全面性地沉积第一间隙壁材料层，其覆盖在所述栅极的顶部、所述栅极和所述栅极绝缘层的侧壁、所述半导体衬底上；
全面性地沉积第二间隙壁材料层，其覆盖在第一间隙壁材料层上；
自对准地刻蚀所述第二间隙壁材料层，仅保留位于所述栅极和所述栅极绝缘层侧面的部分第二间隙壁材料层，从而形成第二间隙壁；
去除暴露出的所述第一间隙壁材料层，包括去除位于所述第二间隙壁正下方的第一间隙壁材料层的部分或全部，形成第一间隙壁，从而使得所述第二间隙壁正下方的所述半导体衬底的表面部分或全部暴露出；
所述第一间隙壁具有第一厚度，所述第二间隙壁具有第二厚度，第二厚度大于第一厚度；
通过各向异性湿法腐蚀，腐蚀暴露出的所述半导体衬底，从而形成梯形形状的源漏区域凹槽；
在所述源漏区域凹槽中外延形成梯形源漏区域，其向晶体管沟道区域提供应力。
2.根据权利要求1所述的方法，其特征在于，所述第一间隙壁的材料为SiO2，第一厚度为5-20nm，优选为10nm；所述第二间隙壁的材料为Si3N4，第二厚度为10-100nm，优选为30nm。
3.根据权利要求1所述的方法，其特征在于，去除暴露出的所述第一间隙壁材料层的步骤中，采用DHF湿法腐蚀，或者，先干法自对准刻蚀去掉暴露出来的所述第一间隙壁材料层，再进行湿法钻蚀。
4.根据权利要求1所述的方法，其特征在于，腐蚀暴露出的所述半导体衬底，从而形成梯形形状的源漏区域凹槽的步骤中，湿法腐蚀的腐蚀剂为TMAH。
5.根据权利要求1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，所述栅极绝缘层的材料为SiO2，并且，采用后栅工艺，即，在形成所述金属硅化物之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。
6.根据权利要求1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为金属或多晶硅。
7.根据权利要求5或6所述的方法，其特征在于，所述半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。
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Cited By (1)
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|---|---|---|---|---|
| CN105336847A (zh) * | 2014-06-03 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 一种三维磁阻传感器的制造方法和电子装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070166926A1 (en) * | 2003-02-28 | 2007-07-19 | Samsung Electronics Co., Ltd. | MOS transistor with elevated source and drain structures and method of fabrication thereof |
| CN101140887A (zh) * | 2007-10-24 | 2008-03-12 | 北京大学 | 一种制作FinFET晶体管的方法 |
| WO2008102448A1 (ja) * | 2007-02-22 | 2008-08-28 | Fujitsu Microelectronics Limited | 半導体装置と半導体装置の製造方法 |
| CN102339860A (zh) * | 2010-07-27 | 2012-02-01 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102446766A (zh) * | 2010-10-12 | 2012-05-09 | 中芯国际集成电路制造(北京)有限公司 | Mosfet形成方法 |
| CN102479738A (zh) * | 2010-11-23 | 2012-05-30 | 中国科学院微电子研究所 | 沟槽隔离结构及其形成方法 |
| CN102496666A (zh) * | 2011-12-14 | 2012-06-13 | 中微光电子(潍坊)有限公司 | 一种半导体器件及其氮化镓外延层制作方法 |
-
2012
- 2012-08-17 CN CN201210295965.9A patent/CN103594372A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070166926A1 (en) * | 2003-02-28 | 2007-07-19 | Samsung Electronics Co., Ltd. | MOS transistor with elevated source and drain structures and method of fabrication thereof |
| WO2008102448A1 (ja) * | 2007-02-22 | 2008-08-28 | Fujitsu Microelectronics Limited | 半導体装置と半導体装置の製造方法 |
| CN101140887A (zh) * | 2007-10-24 | 2008-03-12 | 北京大学 | 一种制作FinFET晶体管的方法 |
| CN102339860A (zh) * | 2010-07-27 | 2012-02-01 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102446766A (zh) * | 2010-10-12 | 2012-05-09 | 中芯国际集成电路制造(北京)有限公司 | Mosfet形成方法 |
| CN102479738A (zh) * | 2010-11-23 | 2012-05-30 | 中国科学院微电子研究所 | 沟槽隔离结构及其形成方法 |
| CN102496666A (zh) * | 2011-12-14 | 2012-06-13 | 中微光电子(潍坊)有限公司 | 一种半导体器件及其氮化镓外延层制作方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336847A (zh) * | 2014-06-03 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 一种三维磁阻传感器的制造方法和电子装置 |
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