CN103594420B - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

Info

Publication number
CN103594420B
CN103594420B CN201210295970.XA CN201210295970A CN103594420B CN 103594420 B CN103594420 B CN 103594420B CN 201210295970 A CN201210295970 A CN 201210295970A CN 103594420 B CN103594420 B CN 103594420B
Authority
CN
China
Prior art keywords
grid
wall
portable protective
protective gaps
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210295970.XA
Other languages
English (en)
Other versions
CN103594420A (zh
Inventor
秦长亮
殷华湘
尹海洲
王桂磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201210295970.XA priority Critical patent/CN103594420B/zh
Publication of CN103594420A publication Critical patent/CN103594420A/zh
Application granted granted Critical
Publication of CN103594420B publication Critical patent/CN103594420B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种具有保护间隙壁的晶体管器件制造方法。本发明中，在形成栅极间隙壁之后，增加了一层保护间隙壁，之后，通过STI结构、栅极间隙壁、保护间隙壁以及栅极上的硬掩模层作为掩模，各向异性地自对准形成了源漏区域凹槽，由于保护间隙壁的存在，栅极间隙壁的侧面在源漏区域凹槽刻蚀工艺中不会受到损伤，从而避免栅极线条顶端两侧暴露出来被刻蚀，以及随之而导致的外延过程中多晶硅栅极生长锗硅的情况。

Description

半导体器件制造方法
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种具有保护间隙壁的晶体管器件的制造方法。
背景技术
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。目前，应变硅技术成为一种通过抑制短沟道效应、提升载流子迁移率来提高MOSFET器件性能的基本技术。对于PMOS而言，人们采用在源漏区形成沟槽后外延生长硅锗的方法，提供压应力以挤压晶体管的沟道区，从而提高PMOS的性能。同时，对于NMOS而言，为了实现同样目的，在源漏区外延硅碳的方法也逐渐被采用。具体地，STI(浅沟槽隔离)、SPT(应力接近技术)、源漏硅锗/硅碳嵌入、金属栅应力、刻蚀停止层(CESL)等应力技术被提出。同时，在小尺寸的器件中通常采用LDD、Halo工艺分别抑制热载流子效应以及防止源漏穿通，而LDD与Halo主要是通过离子注入然后退火来实现。
在选择性外延源漏之前，需要对源漏区域进行刻蚀形成凹槽。刻蚀形成源漏区域凹槽时，通常采用自对准刻蚀，即以栅极线条上的硬掩膜、栅极间隙壁、STI结构等作为掩膜，对衬底上的源漏区域进行刻蚀。但是在进行刻蚀时，栅极间隙壁会受刻蚀的影响而存在损失的情况。这样一来，栅极间隙壁的形貌就会受到影响，同时，如果刻蚀时间较长的话，还存在将栅极线条上的硬掩膜与栅极间隙壁交界处刻穿的风险。如果刻穿，将会造成多晶硅栅被刻蚀的状况，同时在后续的外延过程中，可能造成被刻穿的位置外延生长上硅锗等材料，从而对器件的电学性能造成影响。
因此，需要提供一种新的晶体管制造方法，以解决上述问题，从而更好地确保晶体管性能。
发明内容
本发明提供一种具有保护间隙壁的半导体器件制造方法，其避免了现有的晶体管制造方法中的源漏区域凹槽刻蚀工艺对栅极间隙壁带来的损伤问题。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于制造具有保护间隙壁的晶体管，其包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成包括NMOS区域和PMOS区域的两种类型的晶体管区域；
形成栅极绝缘层、栅极、栅极硬掩模层，定义栅极图形；
形成栅极间隙壁，其覆盖在所述栅极绝缘层、栅极、栅极硬掩模层的侧壁上；
全面性沉积一层保护间隙壁材料层；
形成图案化光刻胶层，该图案化光刻胶层暴露出一种类型的晶体管区域，而覆盖另一种类型的晶体管区域；
以所述图案化光刻胶层为掩模，各向异性地刻蚀暴露出的该保护间隙壁材料层，使暴露出的所述保护间隙壁材料层仅留存在所述栅极间隙壁的侧壁上，从而形成保护间隙壁；
各向异性地自对准刻蚀所述半导体衬底，形成源漏区域凹槽；
在所述源漏区域凹槽中，选择性外延生长源漏区域。
在本发明的方法中，所述栅极间隙壁为SiO2，所述保护间隙壁材料层为Si3N4。在本发明的方法中，所述栅极间隙壁为Si3N4，所述保护间隙壁材料层为SiO2。在本发明的方法中，所述保护间隙壁材料层的厚度为500-1000埃，沉积工艺为PECVD或者LPCVD。
在本发明的方法中，还包括如下步骤：在选择性外延生长源漏区域之后，形成源漏接触。
在本发明的方法中，对于PMOS晶体管，所述源漏区域的材料为硅或硅锗，对于NMOS晶体管，所述源漏区域的材料为硅或硅碳。
在本发明的方法中，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述源漏接触之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。
在本发明的方法中，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为金属或者多晶硅。
在本发明的方法中，所述半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。
本发明的优点在于：在形成栅极间隙壁之后，增加了一层保护间隙壁，之后，通过STI结构、栅极间隙壁、保护间隙壁以及栅极上的硬掩模层作为掩模，各向异性地自对准形成了源漏区域凹槽，由于保护间隙壁的存在，栅极间隙壁的侧面在源漏区域凹槽刻蚀工艺中不会受到损伤，从而避免栅极线条顶端两侧暴露出来被刻蚀，以及随之而导致的外延过程中多晶硅栅极生长锗硅的情况。同时，还避免了因为要刻蚀掉侧墙添加过刻而导致的源漏区硅的损失、侧墙损失以及栅条顶部硬掩膜的损失，从而可以提高器件的稳定性。
附图说明
图1-6本发明提供的具有保护间隙壁的晶体管器件的制造方法流程示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及具有保护间隙壁的CMOS晶体管器件制造方法，下面，参考附图1-6，将要详细描述本发明提供的半导体器件制造方法。
首先，参见附图1，在半导体衬底1上形成有STI(Shallow trench isolation，浅沟槽隔离)结构2，以及栅极绝缘层3、栅极4、栅极硬掩模层5和栅极间隙壁6。
具体而言，提供半导体衬底1，本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。在半导体衬底1上形成STI结构2的方法具体包括，首先在半导体衬底1上涂布光刻胶，接着光刻出STI结构2图形，并对半导体衬底1进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，如SiO2，从而形成STI结构。在形成STI结构2之后，进行阱区注入(未在图中示出)，形成NMOS区域11和PMOS区域12。PMOS的阱区注入杂质为N型杂质，而NMOS的阱区注入杂质为P型杂质。为了形成包括栅极绝缘层3和栅极4的栅极堆栈，先在衬底1表面沉积一层SiO2或者高K栅极绝缘材料薄膜。高K栅极绝缘材料具有比SiO2更大的介电常数，对晶体管器件性能更为有利。高K栅极绝缘材料包括一些金属氧化物、金属铝酸盐等，例如HfO2、ZrO2、LaAlO3等。栅极绝缘层3既要实现其栅绝缘特性，又要具有尽可能薄的厚度，其厚度优选为0.5-10nm，沉积工艺例如为CVD。在形成栅极绝缘层3之后，沉积栅极4的材料。栅极4为多晶硅、金属或金属硅化物等材料，其中，栅极4材料通常为金属或者多晶硅，而特别地，在后栅工艺(gate last)中，栅极4材料为多晶硅，在完成晶体管其它部件后，将会去除多晶硅栅极，然后形成金属或金属硅化物栅极。在沉积栅极材料后，沉积一层栅极硬掩模层5的材料，栅极硬掩模层5的材料通常为氧化硅层，厚度500埃，或者氧化硅/氮化硅/氧化硅复合层，厚度为100埃/200埃/600埃，栅极硬掩模层5的沉积工艺为PECVD或者LPCVD。在沉积栅极硬掩模层5之后，进行光刻胶涂布，光刻，定义出栅极图形，对栅极硬掩模层5、栅极4以及栅极绝缘层3的材料层顺序刻蚀，从而形成栅极堆栈的图形。
之后，形成栅极间隙壁6，具体包括：在衬底1上全面性地沉积栅极间隙壁材料层，例如SiO2、Si3N4等等，采用保形性良好的沉积工艺，使其以期望的厚度覆盖栅极硬掩模层5、栅极4以及栅极绝缘层3。接着，去除衬底1表面的栅极间隙壁材料层，使栅极间隙壁材料层仅留存在栅极硬掩模层5、栅极4以及栅极绝缘层3的侧壁上，也即栅极间隙壁6包围整个栅极堆栈的侧面。栅极间隙壁6的厚度为5nm-50nm 。
接下来，参见附图2，全面性地沉积一层保护间隙壁材料层7。保护间隙壁材料层7的材料依据栅极间隙壁6的材料而选择。若栅极间隙壁6为SiO2，则保护间隙壁材料层7为Si3N4；若栅极间隙壁6为Si3N4，则保护间隙壁材料层7为SiO2。保护间隙壁材料层7的厚度为500-1000埃，沉积工艺为PECVD或者LPCVD。
接着，参见附图3，涂布光刻胶，然后形成图案化的光刻胶层8。在本实施例中，图案化的光刻胶层8覆盖了NMOS区域11，暴露出了PMOS区域12。在其他的实施例中，可以使图案化的光刻胶层8覆盖了PMOS区域12而暴露出了NMOS区域11，以针对不同类型MOS晶体管的形成工艺。
接着，参见附图4，对暴露出的保护间隙壁材料层7进行各向异性刻蚀，去除衬底1表面以及栅极硬掩模层5顶部的保护间隙壁材料层7，仅留存位于栅极间隙壁6侧壁上的保护间隙壁材料层7，从而形成保护间隙壁9。在本实施例中，暴露出的保护间隙壁材料层7位于PMOS区域12，在其他的实施例中，可选地使暴露出的保护间隙壁材料层7位于NMOS区域11，以便形成NMOS栅极的保护间隙壁。
保护间隙壁9包围了栅极间隙壁6，这样，由于保护间隙壁9的存在，栅极间隙壁6在后续的刻蚀工艺中可以免于被损伤，从而避免栅极线条顶端两侧暴露出来被刻蚀，以及随之而导致的外延过程中多晶硅栅极生长锗硅的情况。同时，还避免了因为要刻蚀掉侧墙添加过刻而导致的源漏区硅的损失、侧墙的损失以及栅条顶部硬掩膜的损失，从而可以提高器件的稳定性。
接着，参见附图5，在形成保护间隙壁9之后，各向异性地自对准刻蚀半导体衬底1，以STI结构2、保护间隙壁9、栅极间隙壁6以及栅极硬掩模层5为掩模，形成源漏区域凹槽10。
然而，参见附图6，通过选择性外延，在源漏区域凹槽10中外延形成源漏区域13。源漏区域13材料可选地为硅或硅锗(对于PMOS)，或者，硅或硅碳(对于NMOS)，用以向MOS沟道区域提供应力，从而提高载流子迁移率。在外延的同时，可以进行原位掺杂，例如硼((PMOS)或者磷(NMOS)，用以形成器件源漏区域的掺杂。对于PMOS，源漏提供压应力，对于NMOS，源漏提供张应力。
在分别形成PMOS以及NMOS之后，接下来，可以进行常规的晶体管制造工艺。包括，形成硅化物作为源漏接触(未图示)，硅化物的材料例如是NiSi、NiSiGe、TiSi、TiSiGe。本发明的半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。若采用先栅工艺，则可以在形成源漏接触之后直接进行互连线的制备工艺。若采用后栅工艺，则在形成源漏接触之后，去除多晶硅材料栅极，形成栅极空洞，在栅极空洞中填充金属，从而形成金属栅极，完成栅极制备，之后再进行互连线制备。
另外，可以在合适的步骤中形成晶体管的LDD和Halo区域。对于PMOS，LDD区域的的材料为硅或硅锗，掺杂元素为硼；对于NMOS，LDD区域的的材料为硅或硅碳，掺杂元素为磷。LDD区域的掺杂剂量小于源漏区域的掺杂剂量，例如，LDD区域的掺杂剂量为1e13-1e15cm-3，而源漏区域的掺杂剂量为1e15-1e20cm-3。另外，Halo区域的材料可选地为硅或硅锗(对于PMOS)，或者，硅或硅碳(对于NMOS)，其掺杂浓度为1e13-1e15cm-3，掺杂类型与其所在源漏区域的掺杂类型相反。
至此，本发明提供的具有保护间隙壁的晶体管器件制造方法已经得到详细描述。本发明中，在形成栅极间隙壁之后，增加了一层保护间隙壁，之后，通过STI结构、栅极间隙壁、保护间隙壁以及栅极上的硬掩模层作为掩模，各向异性地自对准形成了源漏区域凹槽，由于保护间隙壁的存在，栅极间隙壁的侧面在源漏区域凹槽刻蚀工艺中不会受到损伤，从而避免栅极线条顶端两侧暴露出来被刻蚀，以及随之而导致的外延过程中多晶硅栅极生长锗硅的情况。同时，还避免了因为要刻蚀掉侧墙添加过刻而导致的源漏区硅的损失、侧墙的损失以及栅条顶部硬掩膜的损失，从而可以提高器件的稳定性。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (7)

1.一种半导体器件制造方法，用于制造具有保护间隙壁的晶体管，其特征在于，包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成包括NMOS区域和PMOS区域的两种类型的晶体管区域；
形成栅极绝缘层、栅极、栅极硬掩模层，定义栅极图形；
形成栅极间隙壁，其直接接触并且覆盖在所述栅极绝缘层、栅极、栅极硬掩模层的侧壁上；
全面性沉积一层保护间隙壁材料层；
形成图案化光刻胶层，该图案化光刻胶层暴露出一种类型的晶体管区域，而覆盖另一种类型的晶体管区域；
以所述图案化光刻胶层为掩模，各向异性地刻蚀暴露出的该保护间隙壁材料层，使暴露出的所述保护间隙壁材料层仅留存在所述栅极间隙壁的侧壁上，从而形成保护间隙壁；
各向异性地自对准刻蚀所述半导体衬底，形成源漏区域凹槽；
在所述源漏区域凹槽中，选择性外延生长源漏区域；
其中，所述栅极间隙壁为SiO2，所述保护间隙壁材料层为Si3N4；或者，所述栅极间隙壁为Si3N4，所述保护间隙壁材料层为SiO2；所述保护间隙壁包围所述栅极间隙壁，由于被暴露出的所述保护间隙壁的存在，使得所述栅极间隙壁在后续的刻蚀工艺中可以免于损伤。
2.根据权利要求1所述的方法，其特征在于，所述保护间隙壁材料层的厚度为500-1000埃，沉积工艺为PECVD或者LPCVD。
3.根据权利要求1所述的方法，其特征在于，还包括如下步骤：
在选择性外延生长源漏区域之后，形成源漏接触。
4.根据权利要求1所述的方法，其特征在于，对于PMOS晶体管，所述源漏区域的材料为硅或硅锗，对于NMOS晶体管，所述源漏区域的材料为硅或硅碳。
5.根据权利要求1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述源漏接触之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。
6.根据权利要求1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为金属或者多晶硅。
7.根据权利要求5或6所述的方法，其特征在于，所述半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。
CN201210295970.XA 2012-08-17 2012-08-17 半导体器件制造方法 Active CN103594420B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210295970.XA CN103594420B (zh) 2012-08-17 2012-08-17 半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210295970.XA CN103594420B (zh) 2012-08-17 2012-08-17 半导体器件制造方法

Publications (2)

Publication Number Publication Date
CN103594420A CN103594420A (zh) 2014-02-19
CN103594420B true CN103594420B (zh) 2017-12-12

Family

ID=50084504

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210295970.XA Active CN103594420B (zh) 2012-08-17 2012-08-17 半导体器件制造方法

Country Status (1)

Country Link
CN (1) CN103594420B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105185746B (zh) * 2015-08-20 2018-06-22 上海华力微电子有限公司 Cmos器件工艺中锗硅外延层的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0780907A2 (en) * 1995-12-21 1997-06-25 Nec Corporation Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof
CN102386085A (zh) * 2010-09-06 2012-03-21 中国科学院微电子研究所 一种用于后栅工艺的平坦化方法及其器件结构
CN102420228A (zh) * 2011-06-17 2012-04-18 上海华力微电子有限公司 抑制gidl效应的后栅极工艺半导体器件及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8119464B2 (en) * 2009-09-17 2012-02-21 Globalfoundries Inc. Fabrication of semiconductors with high-K/metal gate electrodes
US8278166B2 (en) * 2010-07-16 2012-10-02 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0780907A2 (en) * 1995-12-21 1997-06-25 Nec Corporation Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof
CN102386085A (zh) * 2010-09-06 2012-03-21 中国科学院微电子研究所 一种用于后栅工艺的平坦化方法及其器件结构
CN102420228A (zh) * 2011-06-17 2012-04-18 上海华力微电子有限公司 抑制gidl效应的后栅极工艺半导体器件及其制备方法

Also Published As

Publication number Publication date
CN103594420A (zh) 2014-02-19

Similar Documents

Publication Publication Date Title
US9502530B2 (en) Method of manufacturing semiconductor devices
US8278179B2 (en) LDD epitaxy for FinFETs
US9373704B2 (en) Multiple-gate semiconductor device and method
US9219152B2 (en) Semiconductor device with a buried stressor
US8716090B2 (en) Semiconductor device manufacturing method
CN103545213B (zh) 半导体器件及其制造方法
US7332439B2 (en) Metal gate transistors with epitaxial source and drain regions
US8658507B2 (en) MOSFET structure and method of fabricating the same using replacement channel layer
US8652891B1 (en) Semiconductor device and method of manufacturing the same
US7700452B2 (en) Strained channel transistor
US8361895B2 (en) Ultra-shallow junctions using atomic-layer doping
US20110171805A1 (en) System and Method for Source/Drain Contact Processing
US20070029608A1 (en) Offset spacers for CMOS transistors
US8980753B2 (en) Metal gate transistor and method for fabricating the same
WO2006093990A9 (en) Activated carbon selective epitaxial process
CN103325787B (zh) Cmos器件及其制造方法
CN103594420B (zh) 半导体器件制造方法
CN103594374B (zh) 半导体器件制造方法
US20130171789A1 (en) Method for manufacturing semiconductor device
CN103594372A (zh) 半导体器件制造方法
CN105374681A (zh) 晶体管及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant