CN103594374B - 半导体器件制造方法 - Google Patents

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Abstract

本发明提供了一种具有利于源漏外延的STI结构的晶体管制造方法。在形成STI结构的过程中，增加了第一间隙壁，由于第一间隙壁的存在，第一间隙壁正下方的与STI结构侧面相接的半导体衬底材料在源漏区域凹槽刻蚀的过程中得以保留，这使源漏区域凹槽的侧面和底面均为半导体衬底材料，有利于随后的源漏外延生长，可以获得足够的源漏材料，一方面可以向沟道提供期望的应力，另一方面，在形成硅化物源漏接触的工艺中，也不会由于源漏材料被消耗而使硅化物与衬底相连并导致泄漏电流增加，从而确保了晶体管的性能。

Description

半导体器件制造方法
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种具有利于源漏外延的STI结构的晶体管制造方法。
背景技术
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。目前，应变硅技术成为一种通过抑制短沟道效应、提升载流子迁移率来提高MOSFET器件性能的基本技术。对于PMOS而言，人们采用在源漏区形成沟槽后外延生长硅锗的方法，提供压应力以挤压晶体管的沟道区，从而提高PMOS的性能。同时，对于NMOS而言，为了实现同样目的，在源漏区外延硅碳的方法也逐渐被采用。具体地，STI(浅沟槽隔离)、SPT(应力接近技术)、源漏硅锗/硅碳嵌入、金属栅应力、刻蚀停止层(CESL)等应力技术被提出。同时，在小尺寸的器件中通常采用LDD、Halo工艺分别抑制热载流子效应以及防止源漏穿通，而LDD与Halo主要是通过离子注入然后退火来实现。
由于对源漏区采用的是选择性外延，即在氧化硅或者氮化硅上不能生长而只在硅表面生长，所以源漏区靠近STI的部分则不能正常的生长，这样就会带来一系列的问题，例如对沟道施加的应力减小等。
目前主流工艺为在靠近STI的位置制作假栅，但是这只改善了垂直于沟道方向的与STI边缘的情况，平行于沟道方向并不能够得到改善，这就导致源漏区对沟道所提供的应力较小。同时由于靠近STI部分生长的硅锗较少，在源漏区底部靠近STI的部分形成硅化物时一部分被消耗掉，这样可能会使硅化物与半导体衬底相连，从而导致器件的漏电流增加。
因此，需要提供一种新的晶体管制造方法，以解决上述问题，从而更好地确保晶体管性能。
发明内容
本发明提供一种具有利于源漏外延的STI结构的晶体管制造方法，其避免了现有STI区域对源漏外延的不良影响。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于制造具有利于源漏外延的STI结构的晶体管制造方法，其包括如下步骤：
提供半导体衬底，在该半导体衬底上依次衬垫氧化硅层和衬垫氮化硅层；
图案化所述衬垫氮化硅层和衬垫氧化硅层，形成开口；
全面性沉积第一间隙壁材料层；
各向异性地刻蚀所述第一间隙壁材料层，仅残留位于所述开口中所述衬垫氧化硅层和衬垫氮化硅层侧壁上的所述第一间隙壁材料层，从而形成第一间隙壁；
以所述衬垫氮化硅层和所述第一间隙壁为掩模，对所述开口暴露出的所述半导体衬底进行各向异性的自对准刻蚀，形成隔离沟槽；
在所述隔离沟槽中填充介电材料，形成STI结构。
根据本发明的一个方面，本发明提供的方法还包括如下步骤：
形成所述STI结构之后，并进行阱区注入；
形成栅极绝缘层、栅极，定义栅极图形；
形成第二间隙壁，其覆盖在所述栅极和所述栅极绝缘层的侧壁上以及所述第一间隙壁的侧壁上；
以所述STI结构、第一间隙壁、栅极和第二间隙壁为掩膜，对所述半导体衬底进行各向异性的自对准刻蚀，形成源漏区域凹槽；
在所述源漏区域凹槽中，外延形成源漏区域；
形成源漏接触。
根据本发明的一个方面，所述源漏区域凹槽的侧面和底面均为所述半导体衬底材料。
根据本发明的一个方面，在对所述半导体衬底进行各向异性的自对准刻蚀的步骤中，所述第一间隙壁正下方的与所述STI结构侧面相接的半导体衬底材料得以保留。
根据本发明的一个方面，对于PMOS晶体管，所述源漏区域的材料为硅或硅锗，对于NMOS晶体管，所述源漏区域的材料为硅或硅碳。
根据本发明的一个方面，所述第一间隙壁材料层的材料为氧化硅、氮氧化硅、氧化铪、铪硅氧氮中的一种或多种的组合，沉积厚度为5-100nm，优选为20nm，沉积工艺为CVD、PVD或ALD。
根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述源漏接触之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。
根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为金属或者多晶硅。
根据本发明的一个方面，所述半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。
本发明的优点在于：在形成STI结构的过程中，增加了第一间隙壁，由于第一间隙壁的存在，第一间隙壁正下方的与STI结构侧面相接的半导体衬底材料在源漏区域凹槽刻蚀的过程中得以保留，这使源漏区域凹槽的侧面和底面均为半导体衬底材料，有利于随后的源漏外延生长，可以获得足够的源漏材料，一方面可以向沟道提供期望的应力，另一方面，在形成硅化物源漏接触的工艺中，也不会由于源漏材料被消耗而使硅化物与衬底相连并导致泄漏电流增加，从而确保了晶体管的性能。
附图说明
图1-12本发明提供的具有有利于源漏外延的STI结构的晶体管器件的制造方法流程示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及具有利于源漏外延的STI结构的晶体管制造方法，其避免了现有STI区域对源漏外延的不良影响，下面，参见附图1-12，将详细描述本发明提供的半导体器件制造方法。
首先，参见附图1，在半导体衬底1上一次沉积衬垫氧化硅层2和衬垫氮化硅层3。本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。衬垫氧化硅层2采用PECVD或LPCVD工艺制备，其厚度为10-1000埃，优选为100埃。衬垫氮化硅层3采用CVD工艺制备，其厚度为100-10000埃，优选为1200埃。
接着，参见附图2，通过光刻以及刻蚀工艺，图案化衬垫氧化硅层2和衬垫氮化硅层3，形成开口，暴露出部分半导体衬底1的表面。
接着，参见附图3，全面性沉积一层第一间隙壁材料层4。这里，第一间隙壁材料层4的材料为氧化硅、氮氧化硅、氧化铪、铪硅氧氮中的一种或多种的组合，沉积厚度为5-100nm，优选为20nm。所采用的沉积工艺为CVD、PVD或ALD。
接着，参见附图4，通过各向异性的刻蚀工艺，去除沉积在衬垫氮化硅层3和暴露出的半导体衬底1表面上的第一间隙壁材料层4，而仅残留位于开口中衬垫氧化硅层2和衬垫氮化硅层3侧壁上的第一间隙壁材料层4，从而形成第一间隙壁5。
接着，参见附图5，在形成第一间隙壁5之后，以衬垫氮化硅层3和第一间隙壁5为掩模，对暴露出的半导体衬底进行各向异性的自对准刻蚀，形成一隔离沟槽(未图示)，接着在隔离沟槽中填充介电材料，例如氧化硅，从而形成STI结构6。
接着，参见附图6，在填充介电材料后，去除衬底表面的衬垫氧化硅层2和衬垫氮化硅层3，从而在STI结构6的顶角侧上方留下第一间隙壁5。
至此，晶体管中STI结构的制造已经完成。接下来，进行晶体管其他部分的制造。
参见附图7以及作为俯视图的附图8，依次在半导体衬底1上形成栅极绝缘层7、栅极8和第二间隙壁9。具体而言，在形成STI结构6之后，进行阱区注入(未在图中示出)。PMOS阱区注入杂质为N型杂质，而NMOS阱区注入杂质为P型杂质。为了形成包括栅极绝缘层7和栅极8的栅极堆栈，先在衬底1表面沉积一层SiO2或者高K栅极绝缘材料薄膜。高K栅极绝缘材料具有比SiO2更大的介电常数，对晶体管器件性能更为有利。高K栅极绝缘材料包括一些金属氧化物、金属铝酸盐等，例如HfO2、ZrO2、LaAlO3等。栅极绝缘层7既要实现其栅绝缘特性，又要具有尽可能薄的厚度，其厚度优选为0.5-10nm，沉积工艺例如为CVD。在形成栅极绝缘层7之后，沉积栅极8的材料。栅极8为多晶硅、金属或金属硅化物等材料，其中，栅极8材料通常为金属或金属硅化物(例如在先栅工艺gate first中)，或者通常直接采用多晶硅栅极；另外，特别地，后栅工艺(gate last)中，栅极8材料为多晶硅，在完成晶体管其它部件后，将会去除多晶硅栅极，然后再形成金属或金属硅化物栅极。在沉积栅极材料后，进行光刻胶涂布，光刻，定义出栅极图形，对栅极8以及栅极绝缘层7顺序刻蚀，从而形成栅极图形。接着，形成第二间隙壁9，包括在衬底1上全面性地沉积第二间隙壁材料层(未图示)，例如SiO2、Si3N4等等，采用保形性良好的沉积工艺，使其以期望的厚度覆盖栅极8、栅极绝缘层7以及第一间隙壁5。接着，采用自对准的各向异性刻蚀，去除水平表面上的第二间隙壁材料层，使第二间隙壁材料层仅留存在栅极8和栅极绝缘层7的侧壁上，以及第一间隙壁5的侧壁上，形成第二间隙壁9，也即第二间隙壁9包围整个栅极堆栈的侧面和第一间隙壁5的侧面。第二间隙壁9的厚度为5nm-50nm。
接着，参见附图9以及作为俯视图的附图10，利用STI结构6、第一间隙壁5、栅极8和第二间隙壁9为掩膜，对半导体衬底1进行各向异性的自对准刻蚀，形成源漏区域凹槽10。由于有第一间隙壁5以及第一间隙壁5侧壁上的第二间隙壁9作为掩模的保护，第一间隙壁5正下方的与STI结构6侧面相接的衬底材料得以保留，如图9虚线圈住的部分，而现有技术中由于缺少第一间隙壁5，第一间隙壁5正下方的这一部分衬底也会在形成源漏区域凹槽的工艺中被刻蚀去除，不利于随后的源漏外延生长。本发明形成的源漏区域凹槽10，其侧面和底面均为半导体衬底的材料，有利于随后的源漏外延生长，获得足够的源漏材料，一方面可以向沟道提供期望的应力，另一方面，在形成硅化物源漏接触的工艺中，也不会由于源漏材料被消耗而使硅化物与衬底相连并导致泄漏电流增加。
接着，参见附图11以及作为俯视图的附图12，在源漏区域凹槽10中，通过外延工艺形成源漏区域11。源漏区域11材料可选地为硅或硅锗(对于PMOS)，或者，硅或硅碳(对于NMOS)，用以向晶体管沟道区域提供应力，从而提高载流子迁移率，其中，对于PMOS，源漏区域提供压应力，对于NMOS，源漏区域提供张应力。在外延的同时，可以进行原位掺杂，例如硼(对于PMOS)或者磷(对于NMOS)，用以形成器件源漏区域的掺杂。
接下来，进行常规的晶体管制造工艺。包括，形成硅化物作为源漏接触(未图示)，硅化物的材料例如是NiSi、NiSiGe、TiSi、TiSiGe。本发明的半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。若采用先栅工艺，则可以在形成源漏接触之后直接进行互连线的制备工艺。若采用后栅工艺，则在形成源漏接触之后，去除多晶硅材料栅极，形成栅极空洞，在栅极空洞中填充金属，从而完成栅极制备，之后再进行互连线制备。
另外，可以在合适的步骤中形成晶体管的LDD和Halo区域。对于PMOS，LDD区域的的材料为硅或硅锗，掺杂元素为硼；对于NMOS，LDD区域的的材料为硅或硅碳，掺杂元素为磷。LDD区域的掺杂剂量小于源漏区域的掺杂剂量，例如，LDD区域的掺杂剂量为1e13-1e15cm-3，而源漏区域的掺杂剂量为1e15-1e20cm-3。另外，Halo区域的材料可选地为硅或硅锗(对于PMOS)，或者，硅或硅碳(对于NMOS)，其掺杂浓度为1e13-1e15cm-3，掺杂类型与其所在源漏区域的掺杂类型相反。
至此，本发明提供的具有利于源漏外延的STI结构的晶体管制造方法已经得到详细描述。本发明中，在形成STI结构的过程中，增加了第一间隙壁，之后，通过STI结构、第一间隙壁、第二间隙壁以及栅极作为掩模，各向异性地自对准形成了源漏区域凹槽，由于第一间隙壁的存在，第一间隙壁正下方的与STI结构侧面相接的半导体衬底材料得以保留，这使源漏区域凹槽的侧面和底面均为半导体衬底材料，有利于随后的源漏外延生长，可以获得足够的源漏材料，一方面可以向沟道提供期望的应力，另一方面，在形成硅化物源漏接触的工艺中，也不会由于源漏材料被消耗而使硅化物与衬底相连并导致泄漏电流增加，从而确保了晶体管的性能。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (10)

1.一种半导体器件制造方法，用于制造具有利于源漏外延的STI结构的晶体管，其特征在于，包括如下步骤：
提供半导体衬底，在该半导体衬底上依次衬垫氧化硅层和衬垫氮化硅层；
图案化所述衬垫氮化硅层和衬垫氧化硅层，形成开口；
全面性沉积第一间隙壁材料层；
各向异性地刻蚀所述第一间隙壁材料层，仅残留位于所述开口中所述衬垫氧化硅层和衬垫氮化硅层侧壁上的所述第一间隙壁材料层，从而形成第一间隙壁；
以所述衬垫氮化硅层和所述第一间隙壁为掩模，对所述开口暴露出的所述半导体衬底进行各向异性的自对准刻蚀，形成隔离沟槽；
在所述隔离沟槽中填充介电材料，形成STI结构。
2.根据权利要求1所述的方法，其特征在于，还包括如下步骤：
形成所述STI结构之后，并进行阱区注入；
形成栅极绝缘层、栅极，定义栅极图形；
形成第二间隙壁，其覆盖在所述栅极和所述栅极绝缘层的侧壁上以及所述第一间隙壁的侧壁上；
以所述STI结构、第一间隙壁、栅极和第二间隙壁为掩膜，对所述半导体衬底进行各向异性的自对准刻蚀，形成源漏区域凹槽；
在所述源漏区域凹槽中，外延形成源漏区域；
形成源漏接触。
3.根据权利要求2所述的方法，其特征在于，所述源漏区域凹槽的侧面和底面均为所述半导体衬底材料。
4.根据权利要求2所述的方法，其特征在于，在对所述半导体衬底进行各向异性的自对准刻蚀的步骤中，所述第一间隙壁正下方的与所述STI结构侧面相接的半导体衬底材料得以保留。
5.根据权利要求2所述的方法，其特征在于，对于PMOS晶体管，所述源漏区域的材料为硅或硅锗，对于NMOS晶体管，所述源漏区域的材料为硅或硅碳。
6.根据权利要求1所述的方法，其特征在于，所述第一间隙壁材料层的材料为氧化硅、氮氧化硅、氧化铪、铪硅氧氮中的一种或多种的组合，沉积厚度为5-100nm，沉积工艺为CVD、PVD或ALD。
7.根据权利要求1所述的方法，其特征在于，所述第一间隙壁材料层的材料为氧化硅、氮氧化硅、氧化铪、铪硅氧氮中的一种或多种的组合，沉积厚度为20nm，沉积工艺为CVD、PVD或ALD。
8.根据权利要求2所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述源漏接触之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。
9.根据权利要求2所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为金属或者多晶硅。
10.根据权利要求8或9所述的方法，其特征在于，所述半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。
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