CN107180868A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法,所述方法包括:提供半导体衬底,在半导体衬底上形成栅极结构以及位于栅极结构两侧的侧壁结构;在位于侧壁结构外侧的半导体衬底中形成用于外延嵌入式锗硅层的凹槽,并且使得在平行于栅极结构的线条走向的方向上,形成于半导体衬底中的用于外延嵌入式锗硅层的凹槽区域被两端的衬底材料所包围;形成嵌入式锗硅层,以完全填充所述凹槽。根据本发明,形成所述凹槽后,通过后续的外延生长工艺形成的外延材料层的厚度足以包覆基于所述栅极结构的线条走向两端的源区和漏区区域,扩大了工艺制程的良率窗口,提高了晶圆上器件电性能分布的均匀度。
Description
技术领域
本发明涉及半导体制造工艺,具体而言涉及一种半导体器件及其制造方法。
背景技术
当半导体制造工艺的节点达到90纳米及以下时,应力技术(StressTechnology)被广泛使用以提高半导体器件沟道区中的载流子迁移率。对于CMOS而言,通常在其衬底上形成应力层来提高对应器件沟道区中的载流子迁移率,其中,拉应力层用于提高NMOS沟道区中的电子迁移率,压应力层用于提高PMOS沟道区中的空穴迁移率。此外,为了提高PMOS沟道区中载流子的迁移率,在PMOS器件将要形成源/漏区的部分制作凹槽以外延嵌入式锗硅的技术已经成为广为关注的热点。
如图1A所示,采用现有工艺形成用于外延嵌入式锗硅的凹槽区域101位于衬底中,并且用于外延嵌入式锗硅的凹槽区域101(通过蚀刻有源区AA即active area所在区域102而形成凹槽区域101)被周围的浅沟槽隔离(STI)所包围,如图1B所示,沿着平行于栅极结构100的线条走向,形成的锗硅层104的宽度大于衬底中AA所在区域102的宽度,浅沟槽隔离103的上表面低于衬底的上表面。由于在此工艺制程的实施过程中,后续通过外延生长形成的包覆在源区和漏区的平行于栅极结构的线条走向的两端的外延材料的厚度不足,在工艺处理过程中源区和漏区两端尤其是靠近栅极两端处衬底材料损耗较多,造成器件源区和漏区两端的短路和电路失效。
因此,需要提出一种方法,以解决上述问题。
发明内容
针对现有技术的不足,本发明提供一种半导体器件的制造方法,包括:提供半导体衬底,在所述半导体衬底上形成栅极结构以及位于所述栅极结构两侧的侧壁结构;在位于所述侧壁结构外侧的半导体衬底中形成用于外延嵌入式锗硅层的凹槽,并且使得在平行于所述栅极结构的线条走向的方向上,形成于所述半导体衬底中的用于外延嵌入式锗硅层的凹槽区域被两端的衬底材料所包围;形成所述嵌入式锗硅层,以完全填充所述凹槽。
在一个示例中,采用先干法蚀刻再湿法蚀刻的工艺形成所述凹槽。
在一个示例中,形成所述嵌入式锗硅层之前,还包括对所述凹槽实施预处理的步骤,以确保所述凹槽的侧壁及底部具有清洁的表面。
在一个示例中,所述预处理包括下述步骤:先执行湿法清洗,以去除残留于所述凹槽的侧壁及底部的蚀刻残留物和杂质;再对所述半导体衬底实施烘焙处理。
在一个示例中,实施所述预处理之后,还包括在所述凹槽的侧壁和底部形成籽晶层的步骤。
在一个示例中,采用选择性外延生长工艺形成所述籽晶层和所述嵌入式锗硅层。
在一个示例中,形成所述嵌入式锗硅层之后,还包括在所述嵌入式锗硅层的顶部形成硅包覆层的步骤。
在一个实施例中,本发明还提供一种半导体器件,包括:半导体衬底,在所述半导体衬底上形成有栅极结构以及位于所述栅极结构两侧的侧壁结构;在位于所述侧壁结构外侧的半导体衬底中形成有用于外延嵌入式锗硅层的凹槽,并且使得在平行于所述栅极结构的线条走向的方向上,形成于所述半导体衬底中的用于外延嵌入式锗硅层的凹槽区域被两端的衬底材料所包围;完全填充所述凹槽的嵌入式锗硅层。
在一个示例中,所述嵌入式锗硅层的顶部形成有硅包覆层。
在一个示例中,所述半导体器件包括PMOS。
根据本发明,通过刻蚀形成用于外延嵌入式锗硅的凹槽时,基于平行于所述栅极结构的线条走向,所形成的凹槽两端都包括在衬底材料之间,通过后续的外延生长工艺可以获得基于所述栅极结构的线条走向两端的衬底有源区材料的充分生长的外延材料层,此外延材料层的厚度足以包覆基于所述栅极结构的线条走向两端的源区和漏区区域,避免了现有工艺由于包覆基于所述栅极结构的线条走向两端的源区和漏区区域的外延材料厚度不够、源区和漏区区域材料由于工艺因素损耗过多导致源区和漏区间直接短路现象的发生,本发明在保持现有外延制程工艺器件性能的同时,扩大了工艺制程的良率窗口,提高了外延工艺制程良率和晶圆上器件电性能分布的均匀度。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述,用来解释本发明的原理。
附图中:
图1A为采用现有工艺形成用于外延嵌入式锗硅的凹槽的版图示意图;
图1B为沿着图1A中示出的栅极的走向获得的器件的示意性剖面图;
图1C为采用本发明提出的方法形成用于外延嵌入式锗硅的凹槽的版图示意图;
图1D为沿着图1C中示出的栅极的走向获得的器件的示意性剖面图;
图2A-图2D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图;
图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中,给出了大量具体的细节以便提供对本发明更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本发明可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本发明发生混淆,对于本领域公知的一些技术特征未进行描述。
应当理解的是,本发明能够以不同形式实施,而不应当解释为局限于这里提出的实施例。相反地,提供这些实施例将使公开彻底和完全,并且将本发明的范围完全地传递给本领域技术人员。在附图中,为了清楚,层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白,当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本发明教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。
[示例性实施例一]
为了解决采用现有工艺形成用于外延嵌入式锗硅的凹槽时造成器件有源区之间的隔离结构的损失的问题,如图1C所示,通过光刻(PHOTO)而后蚀刻的方式将传统的外延生长区域缩小,使得后续形成的用于外延嵌入式锗硅的凹槽区域101基于平行于栅极100的线条走向的两端为衬底材料102所包围,作为示例,基于平行于栅极100的线条走向,衬底材料102的边界超出凹槽区域101的边界的距离为2nm-30nm。根据本发明,如图1D所示,通过刻蚀形成用于外延嵌入式锗硅104的凹槽时,不会造成对隔离结构103的损耗,且后续外延生长工艺基于底部和两端的衬底材料进行,使得所生长的外延材料层能充分包覆住两端栅极下的衬底材料,有利于应力的增强,进而提升器件的性能和此工艺制程下的产品良率。
参照图2A-图2D,其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图,所述示意性剖面图是沿着与图1C中示出的栅极的线条走向相垂直的方向获得的。
首先,如图2A所示,提供半导体衬底200,半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例,在本实施例中,半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构以及各种阱(well)结构,为了简化,图示中予以省略。作为示例,隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。对于PMOS而言,所述阱结构为N阱,并且在形成栅极结构之前,可以对整个N阱进行一次小剂量磷注入,用于调整PMOS的阈值电压Vth。
在半导体衬底200上形成有栅极结构,作为示例,栅极结构包括自下而上层叠的栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c。栅极介电层202a包括氧化物层,例如二氧化硅(SiO2)层。栅极材料层202b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种,其中,金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(TiN)层;导电性金属氧化物层包括氧化铱(IrO2)层;金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层202c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种,其中,氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层包括氮化硅(Si3N4)层;氮氧化物层包括氮氧化硅(SiON)层。栅极介电层202a、栅极材料层202b以及栅极硬掩蔽层202c的形成方法可以采用本领域技术人员所熟习的任何现有技术,优选化学气相沉积法(CVD),如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外,作为示例,在半导体衬底200上还形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构201。其中,侧壁结构201由氧化物、氮化物或者二者的组合构成。在形成侧壁结构201之前,还包括LDD注入以在源/漏区形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。在形成侧壁结构201之后,还包括源/漏注入。
接着,如图2B所示,在位于PMOS区的侧壁结构201之间的半导体衬底200中形成凹槽203。为了有效缩短器件沟道的长度,满足器件尺寸按比例缩小的要求,凹槽203的截面形状通常为∑状。作为示例,形成所述∑状凹槽的工艺步骤包括:先采用各向异性的干法蚀刻形成U形凹槽,蚀刻气体包括HBr、Cl2、He和O2,不含有氟基气体,实施所述干法蚀刻之前,需要先形成仅遮蔽NMOS区的掩膜层,作为示例,掩膜层可以为自下而上层叠的缓冲层和应力材料层,其中,缓冲层可以为氧化物层或氮氧化硅层,应力材料层为可以为具有拉应力的氮化硅层;再蚀刻所述U形凹槽,以形成所述∑状凹槽,采用湿法蚀刻工艺实施所述蚀刻,利用湿法蚀刻的蚀刻剂在半导体衬底200的构成材料的不同晶向上的蚀刻速率不同的特性(100晶向和110晶向的蚀刻速率高于111晶向的蚀刻速率),扩展蚀刻所述U形凹槽以形成所述∑状凹槽,作为示例,所述湿法蚀刻的腐蚀液为四甲基氢氧化铵(TMAH)溶液,温度为30℃-60℃,持续时间依据所述∑状凹槽的期望尺寸而定,一般为100s-300s。
接下来,对凹槽203进行预处理,以确保凹槽203的侧壁及底部具有清洁的表面。所述预处理包括下述步骤:首先,执行湿法清洗,以去除残留于凹槽203的侧壁及底部的蚀刻残留物和杂质;然后,对半导体衬底200实施烘焙处理。
在本实施例中,所述湿法清洗的清洗液可以是氨水、双氧水和水的混合物(SC1)以及稀释的氢氟酸(DHF)的组合,也可以是臭氧水、SC1和DHF的组合。上述组合中的各个清洗液的浓度以及进行所述湿法清洗所需要的其它条件,例如温度和处理时间等,均可以选用本领域技术人员所熟习的浓度数值和实施条件,在此不再予以例举。
在本实施例中,所述烘焙处理包括下述步骤:首先,实施紫外光烘焙,所述紫外光源于ArF准分子激光器、KrF准分子激光器或者Hg-Xe灯,所述紫外光烘焙的温度为200℃-700℃,处理时间为10s-300s,所述紫外光烘焙可以替换为微波烘焙,所述微波烘焙的温度为200℃-700℃,处理时间为10s-300s,可选地,二者均可以在氘气(D2)、氢气(H2)或者氘气(D2)与氮气(N2)的混合气体的氛围下进行;然后,实施HCl氛围下的烘焙,所述烘焙的温度为200℃-850℃,处理时间为10s-100s,压力为5Torr-780Torr(毫米汞柱)。
接着,如图2C所示,采用选择性外延生长工艺形成嵌入式锗硅层205,以完全填充凹槽203。作为示例,嵌入式锗硅层205的锗含量(锗原子百分比)为5%-30%,需要说明的是,形成的嵌入式锗硅层205可以掺杂硼。所述选择性外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。在实施所述选择性外延生长工艺之前,可以在凹槽203的侧壁和底部形成籽晶层204。采用本领域技术人员所熟习的各种适宜的工艺技术形成籽晶层204,例如选择性外延生长工艺。籽晶层204可以为具有低锗含量的锗硅层。另外,由于需要为随后将要形成的嵌入式锗硅层205留出足够的空间,所以形成的籽晶层204不能太厚,以防填满整个凹槽203。
接着,如图2D所示,在嵌入式锗硅层205的顶部形成帽层206。作为示例,采用原位外延生长工艺形成帽层206,即形成帽层206所采用的外延生长工艺与形成嵌入式锗硅层205所采用的外延生长工艺在同一个反应腔室中进行。作为示例,帽层206的构成材料可以是硅(Si)或者硼硅(SiB),其中,所述硼硅中硼原子的掺杂剂量为5.0×e14atom/cm2-5.0×e20atom/cm2;也可以是掺杂硼和碳的单晶硅(SiCB),其中,所述硼原子的掺杂剂量为5.0×e14atom/cm2-5.0×e20atom/cm2,所述碳原子的掺杂剂量为5.0×e14atom/cm2-5.0×e20atom/cm2。
至此,完成了根据本发明示例性实施例一的方法实施的工艺步骤。参照图3,其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图,用于简要示出制造工艺的流程。
在步骤301中,提供半导体衬底,在半导体衬底上形成栅极结构以及位于栅极结构两侧的侧壁结构;
在步骤302中,在位于侧壁结构外侧的半导体衬底中形成用于外延嵌入式锗硅层的凹槽,并且使得在平行于栅极结构的线条走向的方向上,形成于半导体衬底中的用于外延嵌入式锗硅层的凹槽区域被两端的衬底材料所包围;
在步骤303中,形成嵌入式锗硅层,以完全填充所述凹槽。
[示例性实施例二]
首先,提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件,包括:半导体衬底200,在半导体衬底200中形成有隔离结构以及各种阱(well)结构,作为示例,隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构;形成在半导体衬底200的栅极结构,作为示例,栅极结构包括自下而上层叠的栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c;形成于栅极结构两侧且紧靠栅极结构的侧壁结构201,侧壁结构201由氧化物、氮化物或者二者的组合构成;位于PMOS区的侧壁结构201之间的半导体衬底200中的嵌入式锗硅层205,在嵌入式锗硅层205的顶部形成有帽层206。
然后,通过后续工艺完成整个半导体器件的制作,包括:在嵌入式锗硅层205的顶部形成金属硅化物,作为示例,形成金属硅化物的工艺步骤包括:先形成金属层,以覆盖帽层206、侧壁结构201以及栅极结构的顶部,形成所述金属层的工艺可以采用本领域内常用的方法,例如,物理气相沉积法或蒸镀法等,所述金属层的材料可以为含有一定比例铂(Pt)的镍(Ni),所述比例可以为0%-15%,所述金属层的厚度可以为50埃-300埃,同时,可在所述金属层上形成保护层,所述保护层的材料可以是耐火金属的氮化物,例如TiN,所述保护层的作用是避免所述金属层暴露于非惰性的环境而发生氧化,所述保护层的厚度可以为50埃-200埃,再采用低温快速热退火(RTA)工艺对所述金属层进行退火,所述低温快速热退火的温度可以为200℃-350℃,经过退火处理,所述金属层中的材料向帽层206中的硅材料中扩散,并与所述硅材料形成金属硅化物,作为示例,金属硅化物的构成为Ni PtSiGeC或Ni PtSiC,最后,采用高温快速热退火(RTA)工艺对形成的金属硅化物进行退火,所述高温快速热退火的温度可以为300℃-600℃;实施应力近临工艺以增强作用于沟道区的应力;依次形成接触孔蚀刻停止层和层间介电层,并形成贯通层间介电层和接触孔蚀刻停止层的分别连通栅极材料层202b和金属硅化物的接触孔;在接触孔中形成接触塞;形成多个互连金属层,通常采用双大马士革工艺来完成;形成金属焊盘,用于后续实施器件封装时的引线键合。
[示例性实施例三]
本发明还提供一种电子装置,其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备,也可以是任何包括所述半导体器件的中间产品。所述电子装置,由于使用了所述半导体器件,因而具有更好的性能。
本发明已经通过上述实施例进行了说明,但应当理解的是,上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法,包括:
提供半导体衬底,在所述半导体衬底上形成栅极结构以及位于所述栅极结构两侧的侧壁结构;
在位于所述侧壁结构外侧的半导体衬底中形成用于外延嵌入式锗硅层的凹槽,并且使得在平行于所述栅极结构的线条走向的方向上,形成于所述半导体衬底中的用于外延嵌入式锗硅层的凹槽区域被两端的衬底材料所包围;
形成所述嵌入式锗硅层,以完全填充所述凹槽。
2.根据权利要求1所述的方法,其特征在于,采用先干法蚀刻再湿法蚀刻的工艺形成所述凹槽。
3.根据权利要求1所述的方法,其特征在于,形成所述嵌入式锗硅层之前,还包括对所述凹槽实施预处理的步骤,以确保所述凹槽的侧壁及底部具有清洁的表面。
4.根据权利要求3所述的方法,其特征在于,所述预处理包括下述步骤:先执行湿法清洗,以去除残留于所述凹槽的侧壁及底部的蚀刻残留物和杂质;再对所述半导体衬底实施烘焙处理。
5.根据权利要求3所述的方法,其特征在于,实施所述预处理之后,还包括在所述凹槽的侧壁和底部形成籽晶层的步骤。
6.根据权利要求5所述的方法,其特征在于,采用选择性外延生长工艺形成所述籽晶层和所述嵌入式锗硅层。
7.根据权利要求1所述的方法,其特征在于,形成所述嵌入式锗硅层之后,还包括在所述嵌入式锗硅层的顶部形成硅包覆层的步骤。
8.一种半导体器件,其特征在于,包括:
半导体衬底,在所述半导体衬底上形成有栅极结构以及位于所述栅极结构两侧的侧壁结构;
在位于所述侧壁结构外侧的半导体衬底中形成有用于外延嵌入式锗硅层的凹槽,并且使得在平行于所述栅极结构的线条走向的方向上,形成于所述半导体衬底中的用于外延嵌入式锗硅层的凹槽区域被两端的衬底材料所包围;
完全填充所述凹槽的嵌入式锗硅层。
9.根据权利要求8所述的半导体器件,其特征在于,所述嵌入式锗硅层的顶部形成有硅包覆层。
10.根据权利要求8所述的半导体器件,其特征在于,所述半导体器件包括PMOS。
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