CN102738221B - 制造栅极介电层的方法 - Google Patents

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Abstract

本发明涉及集成电路制造，更具体地来说，涉及带有栅极介电层的半导体器件。一种半导体器件的示例性结构包括：衬底，具有第一有源区域；第一栅极结构，位于第一有源区域上方，其中，第一栅极结构包括第一界面层，具有凸形顶面；第一高-k电介质，位于第一界面层上方；以及第一栅电极，位于第一高-k电介质上方。

Description

制造栅极介电层的方法
技术领域
本发明涉及集成电路制造，更具体地，涉及带有栅极介电层的半导体器件。
背景技术
半导体集成电路(IC)工业经历了快速的发展。IC材料和设计中的技术进步产生出数代IC，每代IC都比上一代IC具有更小更复杂的电路。随着晶体管尺寸的减小，为了在栅极长度减小的情况下保持性能，栅极介电层的厚度必须减小。然而，为了降低栅极泄漏，需要使用高介电常数(高-k)栅极电介质，这种栅极电介质能够在保持与未来的技术节点中所使用的栅极介电层可能提供的有效厚度相同的同时，也会具有更大的物理厚度。该栅极介电层进一步包括界面层，用于降低高-k栅极电介质和硅衬底之间的损坏。
然而，在互补金属氧化物半导体(CMOS)制造中，存在着实现上述特征和工艺的挑战。随着栅极长度和器件之间间隔的减小，这种问题尤为突出。例如，因为栅极介电层的厚度变化会导致输入/输出(I/O)器件的阈值电压产生变化，所以对I/O器件来说难以获得稳定的阈值电压，从而增加了器件不稳定性和/或器件损坏的可能性。
发明内容
在一个实施例中，一种半导体器件，包括：衬底，具有第一有源区域；第一栅极结构，位于第一有源区域上方，其中，第一栅极结构包括第一界面层，具有凸形顶面；第一高-k电介质，位于第一界面层上方；以及第一栅电极，位于第一高-k电介质上方。
其中，第一界面层包含氟掺杂氧化硅或者氟掺杂氮氧化硅。
其中，第一界面层的氟浓度的原子百分比处于大约2％到8％的范围内。
其中，凸型顶面包括最高点，最高点朝着凸型顶面的边缘倾斜。
其中，第一界面层的最小厚度与第一界面层的最大厚度的比例为0.5到0.7。
其中，第一高-k电介质包含氟掺杂高-k电介质。
其中，氟掺杂高-k电介质的氟浓度的原子百分比处于大约2％到8％的范围内。
其中，氟掺杂高-k电介质包含氟掺杂氧化铪。
该半导体器件进一步包括第二栅极结构，位于第二有源区域上方，其中，第二栅极结构包括：第二界面层，具有凹型顶面；第二高-k电介质，位于第二界面层上方；以及第二栅电极，位于第二高-k电介质上方。
其中，第二界面层包含氧化硅或者氮氧化硅。
其中，凹型顶面包括最低点，最低点朝着凹型顶面的边缘倾斜。
其中，第二界面层的最小厚度与第二界面层的最大厚度的比例为0.6到0.8。
其中，第二界面层的最大厚度小于第一界面层的最大厚度。
其中，第二界面层的最大厚度与第一界面层的最大厚度的比例为0.3到0.9。
其中，第一栅极结构是输入/输出(I/O)器件的一部分，第二栅极结构是核心器件的一部分。
在另一个实施例中，一种半导体器件，包括：衬底，具有第一有源区域；第一栅极结构，位于第一有源区域上方，其中，第一栅极结构包括第一界面层，具有凸形顶面；第一高-k电介质，位于第一界面层上方；以及第一栅电极，位于第一高-k电介质上方；第二栅极结构，位于第二有源区域上方，其中，第二栅极结构包括：第二界面层，具有凹型顶面；第二高-k电介质，位于第二界面层上方；以及第二栅电极，位于第二高-k电介质上方。
在又一实施例中，一种制造栅极介电层的方法，包括：在衬底上方形成界面层；在界面层上形成高-k电介质；以及在高-k电介质和界面层上实施含氟等离子处理。
其中，使用选自NF3、CF4、和SF6的化学品作为氟气源进行执行实施含氟等离子处理的步骤。
其中，在大约50mTorr到100mTorr的压力下执行实施含氟等离子处理的步骤。
其中，在大约100℃到350℃的温度下执行实施含氟等离子处理的步骤。
其中，在大约500W到3000W的电源功率下执行实施含氟等离子处理的步骤。
通过参考附图，在以下实施例中进行了详细描述。
附图说明
根据以下结合附图的详细描述可以最好地理解本发明。需要强调的是，根据工业中的标准实践，各种不同部件没有按比例绘制，并且只是用于图示的目的。实际上，为了使论述清晰，可以任意增加或减小各种部件的数量和尺寸。
图1是示出了根据本公开的各个方面的制造栅极介电层的方法的流程图；以及
图2A-图2H示出了根据本公开的各个方面的处于各个制造阶段的半导体器件的栅极介电层的横截面示意图。
具体实施方式
应该理解，以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者之上可以包括第一部件和第二部件直接接触的实施例，还可以包括在第一部件和第二部件之间插入有附加部件，从而使得第一部件和第二部件不直接接触的实施例。另外，本公开的内容可以在不同实例中重复参考标号和/或字母。这种重复是为了简化和清晰的目的，并且没有在本质上表示各个实施例和/或所讨论配置之间的关系。另外，本公开提供了“后栅极(gate last)”金属栅极工艺的实例，然而，本领域技术人员可以了解到对于其他工艺的适用性和/或其他材料的使用。
参考图1，示出了根据本公开的各个方面的栅极介电层的方法100的流程图。方法100开始于步骤102，其中，在衬底上方形成界面层。方法100继续进行到步骤104，其中，在界面层上形成高-k电介质。方法100继续进行到步骤106，其中，在高-k电介质和界面层上实施含氟等离子体处理。以下描述示出了可以根据图1的方法100制造的栅极介电层的实施例。
参考图2A-图2H，示出了根据本公开的各个方面的处于各个制造阶段的半导体器件200的栅极介电层222i的横截面示意图。注意，图1中的方法没有制造出完整的半导体器件200。可以使用互补金属氧化物半导体(CMOS)技术处理来制造完整的半导体器件200。因此，可以理解，可以在图1的方法100之前、之中、和之后提供附加工艺，可以只在本文中简要描述一些其他工艺。另外，为了更好地理解本公开的发明构思，将图1到图2H进行了简化。例如，尽管附图示出了半导体器件200的栅极介电层222i，但是，可以理解，集成电路(IC)可以包括多个其他器件，这些其他器件包括电阻器、电容器、电感器、熔丝等等。
参考图2A，提供了衬底202。在一个实施例中，衬底202包括水晶硅衬底(例如，晶圆)。根据设计需求(例如，p-型衬底或者n-型衬底)，衬底202可以包括各种掺杂配置。另外，衬底202可以包括外延层(epilayer)，为了改进性能，可以将该衬底进行应变，和/或该衬底可以包括绝缘体上硅(SOI)结构。
衬底202可以包括输入/输出(I/O)器件200i的第一有源区域204i、核心器件200c的第二有源区域204c、以及隔离区域206。根据设计需求，有源区域204i/204c可以包括各种掺杂配置。在一些实施例中，可以利用p-型掺杂剂或者n-型掺杂剂来掺杂有源区域204i/204c。例如，可以利用诸如硼或者BF2的p-型掺杂剂；利用诸如磷或者砷的n-型掺杂剂；和/或上述的组合来掺杂有源区域204i/204c。有源区域204i/204c可以起到为N-型金属氧化物半导体器件(称为NMOS)配置的区域和为P-型金属氧化物半导体器件(称为PMOS)配置的区域的作用。
隔离区域206可以形成在衬底202上，从而将各个有源区域204i/204c相互隔离。隔离区域206可以利用诸如硅的局部氧化(LOCOS)或者浅沟槽隔离(STI)的隔离技术，来限定和电隔离各个有源区域204i/204c。在本实施例中，隔离区域206包括STI。隔离区域206可以包含诸如氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低-k介电材料、和/或上述的组合的材料。隔离区域206(在本实施例中为STI)可以通过任何适当工艺形成。例如，可以通过以下方法形成STI：通过光刻工艺将衬底202图案化，在衬底202中蚀刻出沟槽(例如，通过使用干式蚀刻工艺、湿式蚀刻工艺、和/或等离子体蚀刻工艺)，以及利用介电材料填充该沟槽(例如，通过使用化学汽相沉积工艺)。在一些实施例中，经过填充的沟槽可以具有多层结构，比如利用氮化硅或者氧化硅填充的热氧化物衬垫层。
仍参考图2A，然后，通过以下方法限定出多个伪栅极堆叠210c/210i：顺次对衬底202上的伪氧化层212和伪栅电极层214进行沉积和图案化。可以使用任何适当工艺(包括本文中描述的工艺)形成多个伪栅极堆叠210c/210i。在一个实例中，在衬底202上顺次沉积伪氧化层212和伪栅电极层214。在本实施例中，通过由热氧化工艺生长而成的氧化硅形成伪氧化层212，该伪氧化层的厚度大约为到例如，可以通过快速热氧化(RTO)工艺生长伪氧化层212，或者在包含氧的退火工艺中生长伪氧化层212。
在一些实施例中，伪栅电极层214可以包括单层结构或者多层结构。在本实施例中，伪栅电极层214可以包括多晶硅。另外，伪栅电极层214可以是使用相同或者不同的掺杂类型进行掺杂的多晶硅。伪栅电极214包括任何适当厚度。在本实施例中，伪栅电极层214的厚度处于大约30nm到大约60nm的范围内。使用包含硅气体源的低压化学汽相淀积(LPCVD)形成伪电极层214。
然后，通过诸如旋转涂布的适当工艺在伪栅电极层214上方形成光刻胶层(未示出)，并且通过适当光刻图案化方法将该光刻胶层图案化，从而形成经过图案化的光刻胶部件。经过图案化的光刻胶部件的宽度处于大约15nm到45nm的范围内。然后，可以利用干式蚀刻工艺将经过图案化的光刻胶部件转印到下面的层(即，伪氧化物层212和伪栅电极层214)，从而限定出多个伪栅极堆叠210c/210i。然后，可以去除光刻胶层。
在另一实例中，在伪栅电极层214上方形成硬掩模层(未示出)；在硬掩模层上形成经过图案化的光刻胶层；将该光刻胶层的图案转印到硬掩模层，然后，转印到伪栅电极层214和伪氧化物层212，从而限定出多个伪栅极堆叠210c/210i。可以理解，上述实例并没有对可以用于形成多个伪栅极堆叠210c/210i的工艺步骤进行限制。可以进一步理解，多个伪栅极堆叠210c/210i可以包括附加的介电层和/或导电层。例如，多个伪栅极堆叠210c/210i可以包括硬掩模层、界面层、覆盖(capping)层、扩散/阻挡层、其他适当的层、和/或上述的组合。
应注意，可以对半导体器件200实施其他“后栅极”工艺和其他CMOS技术处理来形成半导体器件200(图2B中所示)的各个部件。同样，只在本文中简要描述了各个部件。在“后栅极”工艺中，在栅极介电层222c/222i(图2D-图2H中示出)形成之前，形成半导体器件200的各个元件。各个元件可以包括轻度掺杂源极/漏极区域(p-型LDD或者n-型LDD)232c/232i以及有源区域204c/204i中和位于多个伪栅极堆叠210c/210i的相对侧上的源极/漏极区域(p-型S/D或者n-型S/D)234c/234i。在本实施例中，可以利用B或者In掺杂p-型LDD 232c/232i和S/D 234c/234i区域，可以利用P或者As掺杂n-型LDD 232c/232i和S/D 234c/234i。各种部件可以进一步包括位于多个伪栅极堆叠210c/210i的相对侧壁上的多对栅极衬垫216和层间介电(ILD)层218。可以由氧化硅、氮化硅或者其他适当材料形成栅极衬垫(spacer)216。ILD层218可以包括通过高宽比工艺(HARP)和/或高密度等离子体(HDP)沉积工艺形成的氧化物。
在后栅极工艺中，移除多个伪栅极堆叠210c/210i，从而可以形成多个栅极堆叠220c/220i(图2H中所示)来代替在多个伪栅极堆叠210c/210i。通过以下方法产生出图2C中的结构：移除衬底202上方的多个伪栅极堆叠210c/210i，从而暴露出多个伪栅极堆叠210c/210i下面的衬底202的表面202c/202i，进而形成开口236c/236i。使用多对栅极垫片216作为硬掩模，可以使用湿式蚀刻工艺和/或干式蚀刻工艺移除多个伪栅极堆叠210c/210i。在实施例中，伪多晶硅栅电极层214的湿式蚀刻工艺包括暴露在含氢氧化物的溶液(例如，氢氧化铵)、去离子水、和/或其他适当的腐蚀溶液。在其他实施例中，可以在大约650W到800W的电源功率下和大约60mTorr到200mTorr的压力下，使用Cl2、HBr和He作为蚀刻气体，对伪多晶硅栅电极层214实施干式蚀刻工艺。然后，伪栅极氧化物层212的另一湿式蚀刻工艺包括暴露在含HF的溶液。
在集成电路(IC)制造中，通常需要在相同衬底或者晶圆上形成具有不同栅极电介质厚度的晶体管。例如，在需要较高电压的器件的区域(如I/O区域)中形成较厚的栅极电介质。另一方面，在需要较低电压的器件的区域(如核心器件区域，core devise region)中形成较薄的栅极电介质。
发明人知晓的用于形成不同栅极电介质厚度的工艺称为双栅氧(DGO)工艺。在DGO工艺中，形成“厚”氧化硅层(例如，对于I/O器件)，并且，使用经过图案化的光刻胶遮盖I/O区域中的厚氧化硅层。然后，将厚二氧化硅从未遮盖区域蚀刻掉或者移除，核心器件形成在该未遮盖区域中。将经过图案化的光刻胶移除，然后，在核心器件区域上方生长薄氧化硅层。然后，在衬底上沉积栅电极材料，通常为多晶硅，此时，该衬底包括具有两种不同厚度的栅极电介质。然后，将栅电极材料和栅极电介质进行图案化和蚀刻，从而形成每个晶体管的栅电极和氧化物堆叠。
在工业中，上述DGO工艺作为生产带有两种不同栅极电介质厚度的晶体管的行之有效和价格划算的方式已经获得了认可。然而，在半导体工业中，随着晶体管尺寸减小，存在用诸如金属氧化物的高-k介电材料(即，介电常数大于SiO2的介电材料)替换传统氧化物栅极电介质的变化。但是，因为在硅衬底上无法利用热生长二氧化硅的方式来热生长金属氧化物，所以在DGO工艺中尝试仅将金属氧化物替换为氧化硅，则为了形成不同的栅极电介质厚度并且利用金属氧化物的蚀刻，会遇到与多金属氧化物沉积相关的厚度变化问题。因此，栅极介电层的厚度变化会导致I/O器件的阈值电压的改变，从而增大了器件不稳定性和/或器件损坏的可能性。
因此，参考图2D-图2H所作的以下描述可以使用较厚界面层来形成I/O器件200i的栅极介电层的一部分(连同高-k电介质)，这样可以防止与选择性蚀刻金属氧化物相关的问题。这样会减小I/O器件中的栅极介电层的厚度变化，并且提高器件性能。
参考图2D，在移除多个伪栅极堆叠210c/210i之后，在衬底202的表面202c/202i上方形成第二界面层224c。可以使用任意适当工艺将第二界面层224c形成为适当厚度。在一个实施例中，第二界面层224c可以包括生长的氧化硅层。在另一实施例中，在衬底202上方生长第二界面层224c之前，可以对衬底202应用后HF前栅极(HF-last pre-gate)清洗(例如，利用HF溶液)，然后，实施第二湿式清洗工艺来形成化学氧化物。在又一实施例中，可以通过快速热氧化形成第二界面层224c。在一个实施例中，第二界面层224c包含氧化硅或者氮氧化硅。
在一个实施例中，第二界面层224c具有凹型顶面224a。该凹型顶面包括最低点224m，该最低点224m朝着凹型顶面224a的边缘倾斜。在一些实施例中，第二界面层224c的最小厚度t1为大约0.5nm到大约1.2nm。在一些实施例中，第二界面层224c的最小厚度t1与第二界面层224c的最大厚度t2的比例为0.6到0.8。
然后，在第二界面层224c上形成第二高-k电介质226c。将高-k介电材料限定为介电常数高于SiO2的介电材料。第二高-k电介质226c包含金属氧化物。该金属氧化物选自包含以下氧化物的组：Li的氧化物、Be的氧化物、Mg的氧化物、Ca的氧化物、Sr的氧化物、Sc的氧化物、Y的氧化物、Zr的氧化物、Hf的氧化物、Al的氧化物、La的氧化物、Ce的氧化物、Pr的氧化物、Nd的氧化物、Sm的氧化物、Eu的氧化物、Gd的氧化物、Tb的氧化物、Dy的氧化物、Ho的氧化物、Er的氧化物、Tm的氧化物、Yb的氧化物、Lu的氧化物及上述的混合物。在本实施例中，第二高-k电介质226c包含氧化铪。可以通过任何适当工艺将第二高-k电介质226c形成为任何适当厚度，比如通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、遥控等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、有机金属CVD(MOCVD)、溅射、其他适当工艺、和/或上述的组合。在一个实施例中，第二高-k电介质226c的厚度为大约1nm到大约4nm。在本实施例中，可以将第二有源区域204c上方的第二界面层224c和第二高-k电介质226c组合在一起，并在下文中称为核心器件200c的第二栅极介电层222c。
参考图2E，在形成第二界面层224c上的第二高-k电介质226c之后，在第一有源区域204i上方的第二高-k电介质226c和第二界面层224c上实施含氟等离子体处理240，从而形成第一高-k电介质226i和第一界面层224i，通过经过图案化的光刻胶层242覆盖第二有源区域204c上方的第二高-k介电层226c和第二界面层224c。在本实施例中，在大约500W到3000W的电源功率下和大约50mTorr到100mTorr的压力下，以及大约100℃到350℃的温度下，使用选自NF3、CF4、和SF6的化学品作为氟气源，执行实施含氟等离子体处理240的步骤。
在含氟等离子体处理240之后，可以去除光刻胶层242(图2F中所示)。此时，将氟结合到第一有源区域204i上方的的第二高-k电介质226c和第二界面层224c，从而改变其成分和形态，进而在第一有源区域204i上方形成第一高-k电介质226i和第一界面层224i。在本实施例中，第一高-k电介质226i包含氟掺杂高-k电介质。在一个实施例中，按照原子百分比，氟掺杂高-k电介质的氟浓度处于大约2％到8％的范围内。在另一实施例中，氟掺杂高-k电介质包含氟掺杂氧化铪。
在本实施例中，第一界面层224i包含氟掺杂氧化硅或者氟掺杂氮氧化硅。在一个实施例中，按照原子百分比，第一界面层224i的氟浓度处于大约2％到8％的范围内。在本实施例中，第一界面层224i具有凸形顶面224b。该凸形顶面224b包括最高点224n，该最高点朝着凸形顶面224b的边缘倾斜。在一些实施例中，第一界面层224i的最大厚度t3处于大约1.5nm到大约2.5nm。在一些实施例中，第一界面层224i的最小厚度t4与第一界面层224i的最大厚度t3的比例为从0.5到0.7。
在一些实施例中，第二界面层224c的最大厚度t2小于第一界面层224i的最大厚度t3。在一些实施例中，第二界面层224c的最大厚度t2与第一界面层224i的最大厚度t3的比例处于0.3到0.9。在本实施例中，将第一有源区域204i上方的第一界面层224i和第一高-k电介质226i组合在一起，并且在下文中称为I/O器件200i的第一栅极介电层222i。
图2G示出了在第一高-k电介质226i和第二高-k电介质226c上方沉积金属栅电极层228从而完全填充开口236c/236i之后的图2F的衬底202。在一些实施例中，金属栅电极层228选自包括以下材料的组：Al、Cu、TiAl、TiN、TiAlN、TiCN、TaN、TaCN、WN和WCN。在一些实施例中，在开口236c/236i中，金属栅电极层228所具有的栅极长度小于32nm。然后，可以实施CMP工艺，从而将金属栅电极层228平坦化。CMP工艺可以去除金属栅电极层228的一部分、第一高-k电介质226i和第二高-k电介质226c，直到达到ILD层218的顶面(图2H中所示)。开口236i中的金属栅电极层228的剩余部分称为第一金属栅电极层228i，开口236c中的金属栅电极层228的剩余部分称为第二金属栅电极层228c。在一些实施例中，第一栅电极层228i和第二栅电极层228c可以包含不同的材料，并且在不同的步骤中形成。
在一个实施例中，将第一栅极介电层222i和第一金属栅电极层228i组合在一起，并且在下文中称为第一栅极结构220i，该第一栅极结构220i是I/O器件220i的一部分。在另一实施例中，将第二栅极介电层222c和第二金属栅电极层228c组合在一起，并且在下文中称为第二栅极结构220c，该第二栅极结构220c是核心器件200c的一部分。同样，半导体器件200包括衬底202，该衬底202具有第一有源区域204i；第一有源区域204i上方的第一栅极结构220i，其中，该第一栅极结构200i包括第一界面层224i，该第一界面层224i具有凸形顶面224b；第一界面层224i上方的第一高-k电介质226i；第一高-k电介质226i上方的第一栅电极228i；第二有源区域204c上方的第二栅极结构220c，其中，第二栅极结构220c包括具有凸形顶面224a的第二界面层224c；第二界面层224c上方的第二高-k电介质226c；第二高-k电介质226c上方的第二栅电极228c。
申请人的方法使用较厚的界面层224i形成I/O器件200i(与高-k电介质226i一起)的栅极介电层222i的一部分，从而防止了与金属氧化物的选择性蚀刻相关的问题。这样就降低了I/O器件200i中的栅极介电层222i的厚度变化，并且提高了器件性能。
可以理解，可以对半导体器件200实施其他CMOS工艺，从而形成不同部件，比如接触件/通孔、互连金属层、介电层、钝化层等等。
尽管通过实例的方式并且根据优选实施例描述了本发明，但是可以理解，本发明并不限于所公开的实施例。相反，本发明旨在覆盖各个改变和类似布置方式(本领域技术人员显而易见)。因此，所提出的权利要求的范围应该符合最宽泛的戒指，从而包含所有这些改变和类似布置方式。

Claims (20)

1.一种半导体器件，包括：
衬底，具有第一有源区域；
第一栅极结构，位于所述第一有源区域上方，其中，所述第一栅极结构包括：
第一界面层，具有凸型顶面，所述第一界面层由在所述第一有源区域上方的第二界面层实施含氟等离子体处理形成，所述第二界面层形成在所述衬底的表面上方；
第一高-k电介质，位于所述第一界面层上方，所述第一高-k电介质由在所述第一有源区域上方的第二高-k电介质实施所述含氟等离子体处理形成；以及
第一栅电极，位于所述第一高-k电介质上方。
2.根据权利要求1所述的半导体器件，其中，所述第一界面层包含氟掺杂氧化硅或者氟掺杂氮氧化硅。
3.根据权利要求2所述的半导体器件，其中，所述第一界面层的氟浓度的原子百分比处于2％到8％的范围内。
4.根据权利要求1所述的半导体器件，其中，所述凸型顶面包括最高点，所述最高点朝着所述凸型顶面的边缘倾斜。
5.根据权利要求1所述的半导体器件，其中，所述第一界面层的最小厚度与所述第一界面层的最大厚度的比例为0.5到0.7。
6.根据权利要求1所述的半导体器件，其中，所述第一高-k电介质包含氟掺杂高-k电介质。
7.根据权利要求6所述的半导体器件，其中，所述氟掺杂高-k电介质的氟浓度的原子百分比处于2％到8％的范围内。
8.根据权利要求6所述的半导体器件，其中，所述氟掺杂高-k电介质包含氟掺杂氧化铪。
9.根据权利要求1所述的半导体器件，进一步包括第二栅极结构，位于第二有源区域上方，其中，所述第二栅极结构包括：
第二界面层，具有凹型顶面；
第二高-k电介质，位于所述第二界面层上方；以及
第二栅电极，位于所述第二高-k电介质上方。
10.根据权利要求9所述的半导体器件，其中，所述第二界面层包含氧化硅或者氮氧化硅。
11.根据权利要求9所述的半导体器件，其中，所述凹型顶面包括最低点，所述最低点朝着所述凹型顶面的边缘倾斜。
12.根据权利要求9所述的半导体器件，其中，所述第二界面层的最小厚度与所述第二界面层的最大厚度的比例为0.6到0.8。
13.根据权利要求9所述的半导体器件，其中，所述第二界面层的最大厚度小于所述第一界面层的最大厚度。
14.根据权利要求13所述的半导体器件，其中，所述第二界面层的最大厚度与所述第一界面层的最大厚度的比例为0.3到0.9。
15.根据权利要求9所述的半导体器件，其中，所述第一栅极结构是输入/输出(I/O)器件的一部分，所述第二栅极结构是核心器件的一部分。
16.一种制造栅极介电层的方法，包括：
在衬底上方形成界面层；
在所述界面层上形成高-k电介质；以及
在所述高-k电介质和所述界面层上实施含氟等离子处理形成第一高-k电介质层和第一界面层，以使第一界面层具有凸型顶面。
17.根据权利要求16所述的方法，其中，使用选自NF3、CF4、和SF6的化学品作为氟气源进行执行所述实施含氟等离子处理的步骤。
18.根据权利要求16所述的方法，其中，在50mTorr到100mTorr的压力下执行所述实施含氟等离子处理的步骤。
19.根据权利要求16所述的方法，其中，在100℃到350℃的温度下执行所述实施含氟等离子处理的步骤。
20.根据权利要求16所述的方法，其中，在500W到3000W的电源功率下执行所述实施含氟等离子处理的步骤。
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