CN103681670B - 半导体器件的金属栅极结构 - Google Patents

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Abstract

本发明涉及集成电路制造，更具体而言，涉及金属栅极结构。半导体器件的示例性结构包括：衬底，该衬底包括分离并围绕P型有源区和N型有源区的隔离区；位于P型有源区上方的P型栅极结构中的P型功函数金属层，其中，所述P型功函数金属层包括第一底部和第一侧壁，其中，第一底部包括具有第一厚度的第一金属化合物层；以及位于所述N型有源区上方的N型栅极结构中的N型功函数金属层，其中，N型功函数金属层包括第二底部和第二侧壁，其中第二底部包括具有小于第一厚度的第二厚度的第二金属化合物层。

Description

半导体器件的金属栅极结构
技术领域
本发明涉及集成电路制造，更具体而言，涉及具有金属栅极结构的半导体器件。
背景技术
随着技术节点收缩，在一些集成电路(IC)设计中，一直期望用金属栅电极来替换常用的多晶硅栅电极，从而在减小部件尺寸的情况下改进器件性能。形成金属栅极结构的一种工艺被称为“后栅极”工艺，在该工艺中“最后”制造最终的栅极结构，这使得必须在栅极形成之后实施的包括高温加工的后续工艺数量减少。
然而，将这些部件和工艺应用到互补金属氧化物半导体(CMOS)制造中仍存在诸多挑战。例如，在“后栅极”制造工艺中，金属栅极结构中的多个功函数层导致高栅极电阻，从而增加器件不稳定和/或器件失灵的可能性。随着栅极长度和器件之间的间隔的减小，这些问题加重了。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底，包括隔离并围绕P型有源区和N型有源区的隔离区；P型功函数金属层，位于所述P型有源区上方的P型栅极结构中，其中，所述P型功函数金属层包括第一底部和第一侧壁，所述第一底部包括具有第一厚度的第一金属化合物层；以及N型功函数金属层，位于所述N型有源区上方的N型栅极结构中，其中，所述N型功函数金属层包括第二底部和第二侧壁，所述第二底部包括具有小于所述第一厚度的第二厚度的第二金属化合物层。
在上述半导体器件中，其中，所述第一厚度与所述第二厚度的比值为约2至约4。
在上述半导体器件中，其中，所述金属化合物包含TaN。
在上述半导体器件中，进一步包括位于所述隔离区的第一部分上方的伪P型功函数金属层。
在上述半导体器件中，进一步包括位于所述隔离区的第一部分上方的伪P型功函数金属层，其中，所述伪P型功函数金属层包括第三金属化合物层。
在上述半导体器件中，进一步包括位于所述隔离区的第一部分上方的伪P型功函数金属层，其中，所述伪P型功函数金属层包括第三底部和第三侧壁，其中，所述第一侧壁的第一高度小于所述第三侧壁的第三高度。
在上述半导体器件中，进一步包括位于所述隔离区的第一部分上方的伪P型功函数金属层，其中，所述伪P型功函数金属层包括第三底部和第三侧壁，其中，所述第一侧壁的第一高度小于所述第三侧壁的第三高度，其中，所述第一高度与所述第三高度的比值为约0.5至约0.7。
在上述半导体器件中，进一步包括位于所述隔离区的第一部分上方的伪P型功函数金属层，其中，所述伪P型功函数金属层包括第三底部和第三侧壁，其中，所述第一侧壁的第一高度小于所述第三侧壁的第三高度，其中，所述第三底部基本上具有所述第一厚度。
在上述半导体器件中，进一步包括位于所述隔离区的第二部分上方的伪N型功函数金属层。
在上述半导体器件中，进一步包括位于所述隔离区的第二部分上方的伪N型功函数金属层，其中，所述伪N型功函数金属层包括第四金属化合物层。
在上述半导体器件中，进一步包括位于所述隔离区的第二部分上方的伪N型功函数金属层，其中，所述伪N型功函数金属层包括第四底部和第四侧壁，其中，所述第二侧壁的第二高度小于所述第四侧壁的第四高度。
在上述半导体器件中，进一步包括位于所述隔离区的第二部分上方的伪N型功函数金属层，其中，所述伪N型功函数金属层包括第四底部和第四侧壁，其中，所述第二侧壁的第二高度小于所述第四侧壁的第四高度，其中，所述第二高度与所述第四高度的比值为约0.5至约0.7。
在上述半导体器件中，进一步包括位于所述隔离区的第二部分上方的伪N型功函数金属层，其中，所述伪N型功函数金属层包括第四底部和第四侧壁，其中，所述第二侧壁的第二高度小于所述第四侧壁的第四高度，其中，所述第四底部基本上具有所述第二厚度。
根据本发明的另一方面，还提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括分离并围绕P型有源区和N型有源区的隔离区；在介电层中形成位于所述P型有源区上方的P型沟槽和位于所述N型有源区上方的N型沟槽；在所述介电层上方以及在所述P型沟槽和所述N型沟槽中形成金属化合物层；在所述金属化合物层上方形成第一牺牲层；在所述第一牺牲层上方形成第二牺牲层用来填充所述P型沟槽和所述N型沟槽；在所述第二牺牲层上方形成感光层；图案化所述感光层以暴露位于所述N型沟槽上方的第二牺牲层并覆盖位于所述P型沟槽上方的第二牺牲层；去除位于所述N型沟槽上方的所述第二牺牲层；去除位于所述N型沟槽上方的所述第一牺牲层；部分地去除位于所述N型沟槽中的金属化合物层。
在上述方法中，进一步包括：去除位于所述P型沟槽上方的所述第二牺牲层和所述第一牺牲层。
在上述方法中，进一步包括：形成信号金属层以填充所述N型沟槽；以及实施化学机械抛光以平坦化所述信号金属层。
在上述方法中，其中，通过CVD、PVD或ALD来执行在所述介电层上方以及在所述P型沟槽和所述N型沟槽中形成金属化合物层的步骤。
在上述方法中，其中，使用HBr、NF3、CH4、Ar以及它们的组合中的至少一种作为蚀刻气体来执行去除位于所述N型沟槽上方的第二牺牲层的步骤。
在上述方法中，其中，使用N2、CF4、H2和它们的组合中的至少一种作为蚀刻气体来执行去除位于所述P型沟槽上方的第二牺牲层的步骤。
在上述方法中，其中，在包含NH4OH、H2O2和H2O的溶液中执行去除所述第一牺牲层的步骤。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅用于说明的目的。实际上，为了清楚论述起见，附图中的各种部件的尺寸可以被任意增大或缩小。
图1是示出根据本发明的各个方面制造包含金属栅极结构的半导体器件的方法的流程图；
图2是根据本发明的各个方面的包含金属栅极结构的半导体器件的俯视图；以及
图3至图15是根据本发明的各个方面的处于各个制造阶段的包含金属栅极结构的半导体器件沿着图2的线a-a截取获得的截面图。
具体实施方式
可以了解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。为了简明和清楚，可以任意地以不同的比例绘制各种部件。而且，本发明可能在各个实例中重复附图标记和/或字母。这种重复是为了简明和清楚的目的，并且其自身并没有表明所讨论的各个实施例和/或结构之间的关系。此外，本发明提供了“后栅极”金属栅极工艺的实例，然而，本领域技术人员可以认识到适用于其他工艺和/或其他材料的使用。
参照图1，示出了根据本发明的各个方面制造包含金属栅极结构的半导体器件的方法100的流程图。方法100开始于提供衬底的步骤102，该衬底包括分离并围绕P型有源区和N型有源区的隔离区。方法100继续到步骤104，在介电层中形成位于P型有源区上方的P型沟槽和位于N型有源区上方的N型沟槽。方法100继续到步骤106，在介电层上方以及在P型沟槽和N型沟槽中形成金属化合物层。方法100继续到步骤108，在金属化合物层上方形成第一牺牲层。方法100继续到步骤110，在第一牺牲层上方形成第二牺牲层用来填充P型和N型沟槽。方法100继续到步骤112，在第二牺牲层上方形成感光层。方法100继续到步骤114，图案化感光层以暴露位于N型沟槽上方的第二牺牲层并覆盖位于P型沟槽上方的第二牺牲层。方法100继续到步骤116，去除位于N型沟槽上方的第二牺牲层。方法100继续到步骤118，去除位于N型沟槽上方的第一牺牲层。方法100继续到步骤120，部分地去除位于N型沟槽中的金属化合物层。下面的讨论示出了可以根据图1的方法100制造的半导体器件的实施例。
图2是根据本发明的各个方面的包含金属栅极结构220的半导体器件200的俯视图；图3至图15是根据本发明的各个方面的处于各个制造阶段的包含金属栅极结构220的半导体器件200沿着图2的线a-a截取获得的截面图。应该注意到半导体器件200的一部分可以采用互补金属氧化物半导体(CMOS)技术加工来制造。因此，应该理解可以在图1的方法100之前、期间和之后提供其他工艺，并且一些其他工艺可能在本文中仅作简述。而且，为了更好地理解本发明的构思，将图2至图15简化了。例如，虽然附图示出了用于半导体器件200的金属栅极结构220，但可以理解半导体器件200可以是包含许多其他器件(包括电阻器、电容器、电感器、熔丝等)的集成电路(IC)的一部分。
图2是通过“后栅极”工艺制造的包含金属栅极结构220的半导体器件200的俯视图。提供了包括分离并围绕P型有源区204p和N型有源区204n的隔离区206的衬底202(在图3中示出)。半导体器件200包括P型金属氧化物半导体场效应晶体管(PMOSFET)200p和N型金属氧化物半导体场效应晶体管(NMOSFET)200n。
在一些实施例中，由包括位于P型有源区204p上方的P型功函数金属层224p的P型栅极结构220p形成PMOSFET200p，其中P型功函数金属层224p包括第一底部224a和第一侧壁224b，其中第一底部224a包含具有第一厚度t1(在图15中示出)的第一金属化合物层224。
在一些实施例中，由包括位于N型有源区204n上方的N型功函数金属层224n的N型栅极结构220n形成NMOSFET200n，其中N型功函数金属层224n包括第二底部224c和第二侧壁224d，其中第二底部224c包括具有小于第一厚度t1的第二厚度t2(在图15中示出)的第二金属化合物层224。在所述的实施例中，将P型栅极结构220p和N型栅极结构220n合起来并在下文中被称为金属栅极结构220。
在一些实施例中，半导体器件200可以进一步包括位于隔离区206的第一部分206a的上方的伪P型功函数金属层224dp，其中，伪P型功函数金属层224dp包括第三金属化合物层224，其中伪P型功函数金属层224dp包括第三底部224e和第三侧壁224f，其中第一侧壁224b的第一高度h1小于第三侧壁224f的第三高度h3(在图15中示出)。
在一些实施例中，半导体器件200可以进一步包括位于隔离区206的第二部分206b的上方的伪N型功函数金属层224dn，其中，伪N型功函数金属层224dn包括第四金属化合物层224，其中伪N型功函数金属层224dn包括第四底部224g和第四侧壁224h，其中第二侧壁224d的第二高度h2小于第四侧壁224h的第四高度h4(在图15中示出)。
参照图3和步骤102，方法100开始步骤102，提供衬底202。在至少一个实施例中，衬底202包括晶体硅衬底(例如，晶圆)。在一些可选实施例中，衬底202可以由一些其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷化镓砷或磷化镓铟制成。而且，衬底202可以包括外延层(epi层)，可以应变用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。
在所述的实施例中，衬底202包括分离并围绕用于PMOSFET200p的P型有源区204p和用于NMOSFET200n的N型有源区204n的隔离区206。取决于设计要求，有源区204p和204n可以包括各种掺杂结构。例如，P型有源区204p掺杂有n型掺杂物，诸如磷或砷；N型有源区204n掺杂有p型掺杂物，诸如硼或BF2。
可以在衬底202上形成隔离区206，用于使各种有源区204p和204n相互隔离开。隔离区206可以利用诸如硅的局部氧化(LOCOS)或浅沟槽隔离(STI)的隔离工艺来限定并电隔离各种有源区204p和204n。在本实施例中，隔离区206包括STI。隔离区206可以包含诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质材料、和/或它们的组合的材料。隔离区206以及本实施例中的STI可以通过任何合适的工艺形成。作为一个实例，STI的形成可以包括通过常规光刻工艺图案化半导体衬底202，(例如，通过干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)在衬底202中蚀刻沟槽，以及用电介质材料(例如，通过采用化学汽相沉积工艺)填充沟槽。在一些实施例中，填充后的沟槽可以具有多层结构，诸如具有填充有氮化硅或氧化硅的热氧化物衬垫层。在一些实施例中，可以对介电材料实施化学机械抛光(CMP)工艺和/或清洁工艺，从而使隔离区206的表面206s低于衬底202的表面202s。
参照图4，在衬底202上方形成栅极介电层212。在一些实施例中，栅极介电层212可以包含氧化硅、高k介电材料或它们的组合。高k介电材料被定义为介电常数大于SiO2的介电材料。高k介电层包含金属氧化物。金属氧化物选自由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和它们的混合物组成的组。可以通过热氧化工艺、化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺生长栅极介电层212，并且栅极介电层212可以具有小于2nm的厚度。
栅极介电层212可以进一步包括用于尽量减小栅极介电层212和衬底202之间的应力的界面层(未示出)。界面层可以由通过热氧化工艺生长的氧化硅或氮氧化硅形成。例如，可以通过快速热氧化(RTO)工艺或者以包含氧的常规退火工艺来生长界面层。
在“后栅极”工艺的一个实例中，随后在栅极介电层212上方形成伪栅电极层214。在一些实施例中，伪栅电极层214可以包括单层或多层结构。在本实施例中，伪栅电极层214可以包含多晶硅。而且，伪栅电极层214可以是采用均匀或梯度掺杂的掺杂多晶硅。伪栅电极层214的厚度可以在约30nm至约60nm的范围内。可以采用低压化学汽相沉积(LPCVD)工艺形成伪栅电极层214。
然后，对伪栅电极214和栅极介电层212进行图案化以产生图4所示的结构。在所述的实施例中，通过合适的工艺(诸如旋涂)在伪栅电极层214上方形成光刻胶层(未示出)，并通过适当的光刻图案化方法对其进行图案化以在伪栅电极层214上方形成多个图案化的光刻胶部件。然后可以采用干蚀刻工艺将多个图案化的光刻胶部件转印至下面的层(即，伪栅电极层214和栅极介电层212)以形成多个伪栅极结构210p、210dp、210n和210dn。然后可以剥离光刻胶层。
应该注意到半导体器件200可以经历其他“后栅极”工艺和其他CMOS技术加工以形成半导体器件200的各个部件。鉴于此，这些部件在本文中仅作简述。在“后栅极”工艺中可以在形成金属栅极结构220之前形成半导体器件200的各个元件。这些元件可以包括位于有源区204p和204n中和位于伪栅极结构210p和210n的相对侧上的p型和n型轻掺杂源极/漏极(LDD)区(未示出)以及p型和n型源极/漏极(S/D)区(未示出)。p型LDD和S/D区可以掺杂有B或In，而n型LDD和S/D区可以掺杂有P或As。
然后围绕多个伪栅极结构210p、210dp、210n和210dn沉积共形间隔材料。在本实施例中，间隔材料可以包括氮化硅、氮氧化硅、碳化硅、或者碳掺杂的氮化硅或其他合适的材料。间隔材料可以包括单层或多层结构。可以通过CVD、ALD、物理汽相沉积(PVD)或其他合适的技术形成间隔材料的覆盖层(blanketlayer)。覆盖层的厚度在约5nm至15nm的范围内。然后，对间隔材料实施各向异性蚀刻以在多个伪栅极结构210p、210dp、210n和210dn中的每一个伪栅极结构的侧壁上形成一对间隔件216。
然后，可以在间隔件216、隔离区206和多个伪栅极结构210p、210dp、210n和210dn的上方形成层间介电(ILD)层218。ILD层218可以包括通过高纵横比工艺(HARP)和/或高密度等离子体(HDP)沉积工艺形成的氧化物。在ILD层218沉积之后，对ILD层218实施CMP工艺以暴露多个伪栅极结构210p、210dp、210n和210dn(在图5中示出)。
图6示出在从多个伪栅极结构210p和210n去除伪栅电极层214以在介电层218(即，ILD层218)中形成位于P型有源区204p上方的P型沟槽222p和位于N型有源区204n上方的N型沟槽222n，同时从多个伪栅极结构210dp和210dn去除伪栅电极层214以在介电层218中形成位于隔离区206的第一部分206a上方的伪P型沟槽222dp和位于隔离区206的第二部分206b上方的伪N型沟槽222dn(图1中的步骤104)之后的图5的半导体器件200。
在所述实施例中，可以采用湿蚀刻和/或干蚀刻工艺去除伪栅电极层214。在至少一个实施例中，用于伪多晶硅栅电极层214的湿蚀刻工艺包括暴露于包含氢氧化铵的氢氧化物溶液、稀HF、去离子水和/或其他合适的蚀刻剂溶液。在一些实施例中，可以在电源功率为约650至800W、偏置功率为约100至120W、以及压力为约60至200mTorr的条件下，使用C12、HBr和He作为蚀刻气体来对伪多晶硅栅电极层214实施干蚀刻工艺。
按惯例，在介电层218中形成位于P型有源区204p上方的P型沟槽222p和位于N型有源区204n上方的N型沟槽222n之后，P型功函数金属层填充P型沟槽222p或其部分以在P型有源区204p上方形成P型栅极结构，同时N型功函数金属层填充N型沟槽222n或其部分以在N型有源区204n上方形成N型栅极结构。在一些实施例中，填充后的沟槽222p和222n可以具有多层结构，诸如填充有信号金属层的功函数金属层。
然而，用于形成金属栅极结构的N/P型图案化是富有挑战的且是复杂的。例如，因为在相应的NMOSFET和PMOSFET中形成不同的功函数金属层，工艺需要图案化光刻胶层来保护一种类型器件的区域从而在另一类型器件的区域中形成金属栅极，反之亦然。而且，由于减少一种图案化工艺在金属栅极结构中产生多个功函数层。多个功函数层导致高栅极电阻，从而增加器件不稳定和/或器件失灵的可能性。
因此，在下面参照图7至图15讨论的加工可以形成具有不同厚度的金属化合物层，从而使其更容易地在相应的器件中形成不同的功函数金属层并改进器件性能。
图7示出在介电层(即，ILD层218)上方以及在P型沟槽222p和N型沟槽222n内形成金属化合物层224(图1中的步骤106)之后的图6的半导体器件200。例如，金属化合物层224包括通过CVD、PVD、ALD或其他合适的技术形成的TaN。在一些实施例中，金属化合物层224具有在约5至8nm范围内的第一厚度t1。然后，在金属化合物层224上方形成第一牺牲层226(图1中的步骤108)。例如，第一牺牲层226包含通过CVD、PVD、ALD或其他合适的技术形成的TiN。在一些实施例中，第一牺牲层226的厚度在约5至15nm的范围内。
仍参照图7和图1中的步骤110，继形成第一牺牲层226之后，通过在第一牺牲层226上方形成第二牺牲层228并填充P型沟槽222p和N型沟槽222n产生图7中的结构。在本实施例中，第二牺牲层228可以包含但不限于多晶硅、光刻胶(PR)或旋涂玻璃(SOG)。可以通过CVD、PVD、ALD、旋涂或其他合适的技术形成第二牺牲层228。第二牺牲层228的厚度取决于P型沟槽222p和N型沟槽222n在沉积第一牺牲层226之后的剩余深度。因此，沉积第二牺牲层228直到基本上填满P型沟槽222p和N型沟槽222n。然后，通过合适的工艺(诸如旋涂)在第二牺牲层228上方形成感光层232(图1中的步骤112)。
参照图8和图1中的步骤114，在形成感光层232之后，通过采用适当的光刻图案化方法图案化感光层232以暴露位于N型沟槽222n上方的第二牺牲层228并覆盖位于P型沟槽222p上方的第二牺牲层228，同时图案化感光层232以暴露位于伪N型沟槽222dn上方的第二牺牲层228并覆盖位于伪P型沟槽222dp上方的第二牺牲层228产生图8中的结构。
参照图9和图1中的步骤116，在图案化感光层232之后，通过去除位于N型沟槽222n和伪N型沟槽222dn上方的第二牺牲层228产生图9中的结构。在所述的实施例中，使用图案化的光刻胶层232作为掩模，通过干蚀刻工艺去除位于N型沟槽222n和伪N型沟槽222dn上方的第二牺牲层228。在至少一个实施例中，在温度为约15℃至约45℃、电源功率为约500W至约1000W、偏置功率为约10W至约40W、压力为约6Torr至约10Torr的条件下，使用包含HBr、NF3、CH4和/或Ar的反应气体来实施去除位于N型沟槽222n和伪N型沟槽222dn中的包含SOG的第二牺牲层228的干蚀刻工艺。在一些实施例中，使用相对于TiN对SOG具有低蚀刻选择性(为约3至约20)的干蚀刻工艺还可以限定具有圆角部和楔形侧壁(未示出)的第一牺牲层226的部件。
参照图10，继去除位于N型沟槽222n和伪N型沟槽222dn上方的第二牺牲层228之后，通过去除位于N型沟槽222n和伪N型沟槽222dn上方的第一牺牲层226(图1中的步骤118)以及部分地去除位于N型沟槽222n和伪N型沟槽222dn中的金属化合物层224(图1中的步骤120)产生图10中的结构。在所述的实施例中，使用图案化的光刻胶层232作为掩模，通过湿蚀刻工艺，例如通过将衬底202浸渍在包含NH4OH、H2O2和H2O的溶液中来去除位于N型沟槽222n和伪N型沟槽222dn上方的第一牺牲层226。在一些实施例中，在包含NH4OH、H2O2和H2O的溶液中，NH4OH与H2O2的比值在约0.9至约1.1之间，H2O与H2O2的比值在约3和约10之间。
在所述的实施例中，相对于TaN对TiN具有低蚀刻选择性的湿蚀刻工艺进一步部分地去除了例如位于N型沟槽222n和伪N型沟槽222dn中的金属化合物层224，从而形成剩余的金属化合物层224a。剩余的金属化合物层224a具有在约1至3nm范围内的第二厚度t2。在一些实施例中，湿蚀刻工艺还可以限定具有圆角部和楔形侧壁的剩余金属化合物层224a的部件(未示出)。之后可以剥离图案化的光刻胶层232(在图11中示出)。
参照图12，在剥离光刻胶层232之后，通过去除位于P型沟槽222p和伪P型沟槽222dp上方的第二牺牲层228产生图12中的结构。在所述的实施例中，使用剩余的金属化合物层224a作为掩模，通过干蚀刻工艺去除位于P型沟槽222p和伪P型沟槽222dp上方的第二牺牲层228。在至少一个实施例中，干蚀刻工艺包括可以使用N2、CF4和H2作为蚀刻气体来实施去除位于P型沟槽222p和伪P型沟槽222dp中的包含SOG的第二牺牲层228。在一些实施例中，使用相对于TiN对SOG具有高蚀刻选择性(为约25至约40)的干蚀刻工艺还可以保留第一牺牲层226的部件。
参照图13，继去除位于P型沟槽222p和伪P型沟槽222dp上方的第二牺牲层228之后，通过去除位于P型沟槽222p和伪P型沟槽222dp上方的第一牺牲层226产生图13中的结构。在所述的实施例中，使用剩余的金属化合物层224a作为掩模，通过湿蚀刻工艺，例如，通过将衬底202浸渍在包含NH4OH、H2O2和H2O的溶液中来去除位于P型沟槽222p和伪P型沟槽222dp上方的第一牺牲层226。在一些实施例中，在包含NH4OH、H2O2和H2O的溶液中，NH4OH与H2O2的比值在约0.9至约1.1之间，H2O与H2O2的比值在约45和约55之间。在所述的实施例中，相对于TaN对TiN具有高蚀刻选择性的湿蚀刻工艺可以保留金属化合物层224的部件。
参照图14，在去除位于P型沟槽222p和伪P型沟槽222dp上方的第一牺牲层226之后，沉积信号金属层234以填充N型沟槽222n、伪N型沟槽222dn、P型沟槽222p和伪P型沟槽222dp。在本实施例中，信号金属层234可以包含选自由Al、Cu和W组成的组中的材料。可以通过CVD、PVD、电镀、旋涂、ALD或其他合适的技术形成信号金属层234。在一些实施例中，信号金属层234可以包含叠层。叠层还可以包含阻挡金属层、衬垫金属层或润湿金属层。而且，信号金属层234的厚度取决于N型沟槽222n、伪N型沟槽222dn、P型沟槽222p和伪P型沟槽222dp的深度。因此，沉积信号金属层234直到基本填满或过填充N型沟槽222n、伪N型沟槽222dn、P型沟槽222p和伪P型沟槽222dp。
参照图15，在填充N型沟槽222n、伪N型沟槽222dn、P型沟槽222p和伪P型沟槽222dp之后，实施另一CMP来平坦化信号金属层234。因为CMP去除了信号金属层234、金属化合物层224以及剩余金属化合物层224a位于N型沟槽222n、伪N型沟槽222dn、P型沟槽222p和伪P型沟槽222dp外面的部分，CMP工艺可以在到达ILD层218时停止，从而提供基本上平的表面。
在一些实施例中，位于P型有源区204p上方的P型沟槽222p中的剩余金属化合物层224被称为P型功函数金属层224p，其中，P型功函数金属层224p包含第一底部224a和第一侧壁224b，其中，第一底部224a包含具有第一厚度t1的第一金属化合物层224。在一些实施例中，位于P型有源区204p上方的P型沟槽222p中的P型功函数金属层224p和信号金属层234p合起来被称为P型栅极结构220p。
在一些实施例中，位于N型有源区204n上方的N型沟槽222n中的剩余金属化合物层224被称为N型功函数金属层224n，其中，N型功函数金属层224n包括第二底部224c和第二侧壁224d，其中，第二底部224c包含具有小于第一厚度t1的第二厚度t2的第二金属化合物层224。在一些实施例中，第一厚度t1与第二厚度t2的比值为约2至约4。在一些实施例中，位于N型有源区204n上方的N型沟槽222n中的N型功函数金属层224n和信号金属层234n合起来被称为N型栅极结构220n。在一些实施例中，P型栅极结构220p和N型栅极结构220n合起来被称为栅极结构220。因此，申请人的制造半导体器件200的方法可以制造具有不同厚度的金属化合物层224，从而使其更容易在相应的器件中形成不同的功函数金属层并改进器件性能。
在一些实施例中，位于隔离区206的第一部分206a上方的伪P型沟槽222dp中的剩余金属化合物层224被称为伪P型功函数金属层224dp，其中，伪P型功函数金属层224dp包含第三金属化合物层224，其中，伪P型功函数金属层224dp包含第三底部224e和第三侧壁224f，其中，第一侧壁224b的第一高度h1小于第三侧壁224f的第三高度h3，其中，第一高度h1与第三高度h3的比值为约0.5至约0.7，其中，第三底部224e基本上具有第一厚度t1。在一些实施例中，位于伪P型沟槽222dp中的伪P型功函数金属层224dp和信号金属层234dp合起来被称为伪P型栅极结构220dp。
在一些实施例中，位于隔离区206的第二部分206b上方的伪N型沟槽222dn中的剩余金属化合物层224被称为伪N型功函数金属层224dn，其中，伪N型功函数金属层224dn包含第四金属化合物层224，其中，伪N型功函数金属层224dn包含第四底部224g和第四侧壁224h，其中，第二侧壁224d的第二高度h2小于第四侧壁224h的第四高度h4，其中，第二高度h2与第四高度h4的比值为约0.5至约0.7，其中，第四底部224g基本上具有第二厚度t2。在一些实施例中，位于伪N型沟槽222dn中的伪N型功函数金属层224dn和信号金属层234dn合起来被称为伪N型栅极结构220dn。
可以理解CMOS半导体器件200可以经历进一步的CMOS工艺，从而形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
根据一个实施例，一种半导体器件包括：衬底，该衬底包括分离并围绕P型有源区和N型有源区的隔离区；位于P型有源区上方的P型栅极结构中的P型功函数金属层，其中，P型功函数金属层包括第一底部和第一侧壁，其中，第一底部包括具有第一厚度的第一金属化合物层；以及位于N型有源区上方的N型栅极结构中的N型功函数金属层，其中，N型功函数金属层包括第二底部和第二侧壁，其中第二底部包括具有小于第一厚度的第二厚度的第二金属化合物层。
根据另一实施例，一种制造半导体器件的方法包括：提供衬底，该衬底包括分离并围绕P型有源区和N型有源区的隔离区；在介电层中形成位于P型有源区上方的P型沟槽和位于N型有源区上方的N型沟槽；在介电层上方以及在P型沟槽和N型沟槽中形成金属化合物层；在金属化合物层上方形成第一牺牲层；在第一牺牲层上方形成第二牺牲层并用来填充P型沟槽和N型沟槽；在第二牺牲层上方形成感光层；图案化感光层以暴露位于N型沟槽上方的第二牺牲层并覆盖位于P型沟槽上方的第二牺牲层；去除位于N型沟槽上方的第二牺牲层；去除位于N型沟槽上方的第一牺牲层；以及部分地去除位于N型沟槽中的金属化合物层。
虽然通过示例和根据优选的实施例描述了本发明，但是应理解本发明不限于所公开的实施例。相反，本发明意图涵盖各种修改和相似的布置(如对本领域技术人员来说将显而易见的)。因此，所附权利要求的范围应与最广泛的解释一致以涵盖所有这些修改和相似的布置。

Claims (18)

1.一种半导体器件，包括：
衬底，包括隔离并围绕P型有源区和N型有源区的隔离区；
P型功函数金属层，位于所述P型有源区上方的P型栅极结构中，其中，所述P型功函数金属层包括第一底部和第一侧壁，所述第一底部包括具有第一厚度的第一金属化合物层；以及
N型功函数金属层，位于所述N型有源区上方的N型栅极结构中，其中，所述N型功函数金属层包括第二底部和第二侧壁，所述第二底部包括具有小于所述第一厚度的第二厚度的第二金属化合物层；
进一步包括位于所述隔离区的第一部分上方的伪P型功函数金属层；
其中，所述伪P型功函数金属层包括第三底部和第三侧壁，其中，所述第一侧壁的第一高度小于所述第三侧壁的第三高度。
2.根据权利要求1所述的半导体器件，其中，所述第一厚度与所述第二厚度的比值为2至4。
3.根据权利要求1所述的半导体器件，其中，所述第一金属化合物和所述第二金属化合物均包含TaN。
4.根据权利要求1所述的半导体器件，其中，所述伪P型功函数金属层包括第三金属化合物层。
5.根据权利要求1所述的半导体器件，其中，所述第一高度与所述第三高度的比值为0.5至0.7。
6.根据权利要求1所述的半导体器件，其中，所述第三底部基本上具有所述第一厚度。
7.根据权利要求1所述的半导体器件，进一步包括位于所述隔离区的第二部分上方的伪N型功函数金属层。
8.根据权利要求7所述的半导体器件，其中，所述伪N型功函数金属层包括第四金属化合物层。
9.根据权利要求7所述的半导体器件，其中，所述伪N型功函数金属层包括第四底部和第四侧壁，其中，所述第二侧壁的第二高度小于所述第四侧壁的第四高度。
10.根据权利要求9所述的半导体器件，其中，所述第二高度与所述第四高度的比值为0.5至0.7。
11.根据权利要求9所述的半导体器件，其中，所述第四底部具有所述第二厚度。
12.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括分离并围绕P型有源区和N型有源区的隔离区；
在介电层中形成位于所述P型有源区上方的P型沟槽和位于所述N型有源区上方的N型沟槽；
在所述介电层上方以及在所述P型沟槽和所述N型沟槽中形成金属化合物层；
在所述金属化合物层上方形成第一牺牲层；
在所述第一牺牲层上方形成第二牺牲层用来填充所述P型沟槽和所述N型沟槽；
在所述第二牺牲层上方形成感光层；
图案化所述感光层以暴露位于所述N型沟槽上方的第二牺牲层并覆盖位于所述P型沟槽上方的第二牺牲层；
去除位于所述N型沟槽上方的所述第二牺牲层；
去除位于所述N型沟槽上方的所述第一牺牲层；
部分地去除位于所述N型沟槽中的金属化合物层。
13.根据权利要求12所述的方法，进一步包括：
去除位于所述P型沟槽上方的所述第二牺牲层和所述第一牺牲层。
14.根据权利要求12所述的方法，进一步包括：
形成信号金属层以填充所述N型沟槽；以及
实施化学机械抛光以平坦化所述信号金属层。
15.根据权利要求12所述的方法，其中，通过CVD、PVD或ALD来执行在所述介电层上方以及在所述P型沟槽和所述N型沟槽中形成金属化合物层的步骤。
16.根据权利要求12所述的方法，其中，使用HBr、NF3、CH4、Ar以及它们的组合中的至少一种作为蚀刻气体来执行去除位于所述N型沟槽上方的第二牺牲层的步骤。
17.根据权利要求12所述的方法，其中，使用N2、CF4、H2和它们的组合中的至少一种作为蚀刻气体来执行去除位于所述P型沟槽上方的第二牺牲层的步骤。
18.根据权利要求12所述的方法，其中，在包含NH4OH、H2O2和H2O的溶液中执行去除所述第一牺牲层的步骤。
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