KR101338830B1 - Ｃｍｏｓ 반도체 디바이스의 금속 게이트 구조 및 이의 형성 방법 - Google Patents

Ｃｍｏｓ 반도체 디바이스의 금속 게이트 구조 및 이의 형성 방법 Download PDF

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Abstract

본 발명은 집적 회로 제조에 관한 것으로, 보다 상세하게는 금속 게이트 구조에 관한 것이다. CMOS 반도체 디바이스에 대한 예시적인 구조는 기판, N 금속 게이트 전극, 및 P 금속 게이트 전극을 포함한다. 기판은 P 활성 영역 및 N 활성 영역을 둘러싸는 격리 영역을 포함한다. N 금속 게이트 전극은 N 활성 영역 위의 제1 금속 조성물을 포함한다. P 금속 게이트 전극은 P 활성 영역 위의 벌크 부분 및 격리 영역 위의 엔드캡 부분을 포함한다. 엔드캡 부분은 제1 금속 조성물을 포함하고 벌크 부분은 제1 금속 조성물과 상이한 제2 금속 조성물을 포함한다.

Description

ＣＭＯＳ 반도체 디바이스의 금속 게이트 구조 및 이의 형성 방법{METAL GATE STRUCTURE OF A CMOS SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 개시는 집적 회로 제조에 관한 것으로, 보다 상세하게는 금속 게이트 구조에 관한 것이다.
기술 노드가 줄어듬에 따라, 일부 집적 회로(IC; integrated circuit) 설계에서, 감소된 특징부 크기와 함께 디바이스 성능을 개선하기 위하여 폴리실리콘 게이트 전극은 금속 게이트 전극으로 교체된다. 금속 게이트 구조를 형성하는 하나의 공정은 최종 게이트 구조가 "마지막에(last)" 제조되는 "게이트 라스트(gate last)" 공정으로 불리며, 이는 게이트의 형성 후에 수행되어야 하는 고온 공정을 비롯한 감소된 수의 후속 공정을 가능하게 한다.
그러나, 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 제조에 있어서 이러한 특징 및 공정을 구현하는데 난제가 존재한다. 게이트 길이 및 디바이스들 간의 간격이 감소함에 따라, 이들 문제점은 악화된다. 예를 들어, "게이트 라스트" 제조 공정에 있어서, 더미 스트립(dummy strip)을 습식/건식 에칭한 후에 층간 유전체(ILD; inter-layer dielectric) 층에 원치않는 리세스(recess)가 생성되기 때문에 이웃하는 트랜지스터들 사이에 완벽한 격리(isolation)를 달성하는 것이 어렵다. ILD 층에 존재하는 리세스는 후속 공정 동안 금속의 리셉터클(receptacle)이 됨으로써 전기 단락 및/또는 디바이스 고장의 가능성을 증가시킬 수 있다.
본 발명은 집적 회로 제조에 관한 것으로, 보다 상세하게는 금속 게이트 구조에 관한 것이다.
CMOS 반도체 디바이스에 대한 예시적인 구조는 기판, N 금속 게이트 전극, 및 P 금속 게이트 전극을 포함한다. 기판은 P 활성 영역 및 N 활성 영역을 둘러싸는 격리 영역을 포함한다. N 금속 게이트 전극은 N 활성 영역 위의 제1 금속 조성물을 포함한다. P 금속 게이트 전극은 P 활성 영역 위의 벌크 부분 및 격리 영역 위의 엔드캡 부분을 포함한다. 엔드캡 부분은 제1 금속 조성물을 포함하고 벌크 부분은 제1 금속 조성물과 상이한 제2 금속 조성물을 포함한다.
본 발명에 따라, CMOS 반도체 디바이스의 금속 게이트 구조 및 이의 형성 방법을 제공할 수 있다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징들은 축적대로 도시된 것은 아니며 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 도면에서의 다양한 특징들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 다양한 양상에 따른 금속 게이트 구조를 포함하는 CMOS 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 2는 본 개시의 다양한 양상에 따른 금속 게이트 구조를 포함하는 CMOS 반도체 디바이스의 상부 평면도이다.
도 3a 내지 도 3f는 본 개시의 다양한 양상에 따른 다양한 제조 단계에서의 도 2의 라인 a-a를 따라 취한 CMOS 반도체 디바이스의 단면도들이다.
도 4는 본 개시의 다양한 양상에 따른 금속 게이트 구조를 포함하는 CMOS 반도체 디바이스의 상부 평면도이다.
다음의 개시는 본 발명의 다양한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 컴포넌트 및 구성의 구체적 예들이 본 개시를 단순하게 하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위하여 상이한 규모로 임의로 도시될 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적이며, 그 자체가 설명된 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 또한, 본 개시는 "게이트 라스트" 금속 게이트 공정의 예를 제공하지만, 당해 기술 분야에서의 숙련자라면 다른 공정에의 적용 가능성 및/또는 다른 재료의 사용을 알 수 있을 것이다.
도 1은 본 개시의 다양한 양상에 따른 금속 게이트 구조(210)(도 2에 도시됨)를 포함하는 상보형 금속 산화물 반도체(CMOS) 반도체 디바이스(200)를 제조하는 방법(100)의 흐름도이다. 도 2는 본 개시의 다양한 양상에 따른 금속 게이트 구조(210)를 포함하는 CMOS 반도체 디바이스(200)의 상부 평면도이고, 도 3a 내지 도 3f는 본 개시의 다양한 양상에 따른 다양한 제조 단계에서 도 2의 라인 a-a를 따라 취한 CMOS 반도체 디바이스(200)의 단면도들이다. CMOS 반도체 디바이스(200)의 일부는 CMOS 기술 공정을 이용해 제조될 수 있다는 것을 유의한다. 따라서, 도 1의 방법(100) 전에, 그 중에, 그리고/또는 그 후에 추가적인 공정이 제공될 수 있으며, 일부 다른 공정이 여기에 단지 간략하게 기재된 것뿐임을 이해해야 한다. 또한, 도 1 내지 도 3f는 본 개시의 보다 나은 이해를 위해 단순화되어 있다. 예를 들어, 도면에서는 CMOS 반도체 디바이스(200)에 대한 금속 게이트 구조(210)를 예시하고 있지만, CMOS 반도체 디바이스(200)는 저항, 커패시터, 인덕터, 퓨즈 등을 포함한 다수의 다른 디바이스를 포함할 수 있는 집적 회로(IC)의 일부일 수 있다는 것을 이해해야 한다.
도 2는 "게이트 라스트" 공정에 의해 제조된 금속 게이트 구조(210)를 포함하는 CMOS 반도체 디바이스(200)의 상부 평면도이다. P 활성 영역(204p) 및 N 활성 영역(204n)을 둘러싸는 격리(isolation) 영역(206)을 포함하는 기판(202)(도 3a에 도시됨)이 제공된다. CMOS 반도체 디바이스(200)는 p형 금속 산화물 반도체 전계 효과 트랜지스터(pMOSFET)(200p) 및 n형 금속 산화물 반도체 전계 효과 트랜지스터(nMOSFET)(200n)를 포함한다.
nMOSFET(200n)은 N 활성 영역(204n) 위에 제1 금속 조성물(210f)을 포함하는 N 금속 게이트 전극(210n)으로부터 형성된다. 하나의 실시예에서, 제1 금속 조성물(210f)은 N 일함수(work-function) 금속을 포함할 수 있다. 일부 실시예에서, N 일함수 금속은 Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn 또는 Zr을 포함한다. 본 실시예에서, N 활성 영역(204n) 위의 N 금속 게이트 전극(210n)은 약 10 내지 30 nm 범위의 제2 폭 W2을 가지며, 격리 영역(206) 위의 N 활성 영역(204n) 밖으로 연장한다.
pMOSFET(200p)은 P 활성 영역(204p) 위의 벌크 부분(210b) 및 격리 영역(206) 위의 엔드캡(endcap) 부분(210e)을 포함하는 P 금속 게이트 전극(210p)으로부터 형성되고, 엔드캡 부분(210e)은 제1 금속 조성물(210f)을 포함하고, 벌크 부분(210b)은 제1 금속 조성물(210f)과 상이한 제2 금속 조성물(210s)을 포함한다. 적어도 하나의 실시예에서, 제2 금속 조성물(210s)은 P 일함수 금속을 포함할 수 있다. 일부 실시예에서, P 일함수 금속은 TiN, WN, TaN, 또는 Ru를 포함한다. 본 실시예에서, P 활성 영역(204p) 위의 P 금속 게이트 전극(210p)은 약 500 내지 1000 nm 범위의 제1 폭 W1을 가지며, 그리하여 P 금속 게이트 전극(210p)의 제1 폭 W1은 N 금속 게이트 전극(210n)의 제2 폭 W2보다 더 크다. 적어도 하나의 실시예에서, 제2 폭 W2에 대한 제1 폭 W1의 비율은 약 18 내지 30이다. P 금속 게이트 전극(210p)과 N 금속 게이트 전극(210n)은 결합되며, 이하 금속 게이트 구조(210)로 지칭된다.
도 1 내지 도 3a를 참조하여, 방법(100)은 P 활성 영역(204p) 및 N 활성 영역(204n)을 둘러싸는 격리 영역(206)을 포함하는 기판(202)이 제공되는 단계 102에서 시작된다. 기판(202)은 실리콘 기판을 포함할 수 있다. 기판(202)은 대안으로서 실리콘 게르마늄, 갈륨 비소, 또는 기타 적합한 반도체 재료를 포함할 수 있다. 기판(202)은 다양한 도핑 영역, 매립층, 및/또는 에피텍시 층과 같은 다른 특징부를 더 포함할 수 있다. 또한, 기판(202)은 SOI(silicon on insulator)와 같은 절연체 상의 반도체일 수 있다. 다른 실시예에서, 반도체 기판(202)은 도핑된 에피 층, 구배(gradient) 반도체 층을 포함할 수 있고, 그리고/또는 실리콘 게르마늄 층 상의 실리콘 층과 같이 상이한 유형의 또다른 반도체 층을 덮는 반도체 층을 더 포함할 수 있다. 다른 예에서, 화합물 반도체 기판은 다층 실리콘 구조를 포함할 수 있고, 또는 실리콘 기판은 다층 화합물 반도체 구조를 포함할 수 있다.
본 실시예에서, 반도체 기판(202)은 pMOSFET(200p)에 대한 P 활성 영역(204p) 및 nMOSFET(200n)에 대한 N 활성 영역(204n)을 둘러싸는 격리 영역(206)을 포함할 수 있다. 활성 영역(204p, 204n)은 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 예를 들어, P 활성 영역(204p)은 인 또는 비소와 같은 n형 도펀트로 도핑되고, N 활성 영역(204n)은 붕소 또는 BF2와 같은 p형 도펀트로 도핑된다.
격리 영역(206)은 다양한 활성 영역(204p, 204n)을 서로 격리시키도록 기판(202) 상에 형성될 수 있다. 격리 영역(206)은 다양한 활성 영역(204p, 204n)을 정의하고 전기적으로 격리하도록 LOCOS(local oxidation of silicon) 또는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)과 같은 격리 기술을 이용할 수 있다. 본 실시예에서, 격리 영역(206)은 STI를 포함한다. 격리 영역(206)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FSG(fluoride-doped silicate glass), 저 유전 상수(로우 k) 유전체 재료, 및/또는 이들의 조합과 같은 재료를 포함할 수 있다. 격리 영역(206), 그리고 본 실시예에서의 STI는 임의의 적합한 공정에 의해 형성될 수 있다. 하나의 예로서, STI의 형성은, 반도체 기판(202)을 포토리소그래피 공정에 의해 패터닝하고, (예를 들어, 건식 에칭, 습식 에칭, 및/또는 플라즈마 에칭 공정을 사용함으로써) 기판(202)에 트렌치를 에칭하고, (예를 들어, 화학적 기상 증착 공정을 사용함으로써) 트렌치를 유전체 재료로 채우는 것을 포함할 수 있다. 일부 실시예에서, 채워진 트렌치는 실리콘 질화물 또는 실리콘 산화물로 채워진 열 산화물 라이너 층과 같은 다층 구조를 가질 수 있다.
계속해서 도 3a를 참조하여, 게이트 유전체 층(208)이 기판(202) 위에 형성될 수 있다. 일부 실시예에서, 게이트 유전체 층(208)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 고 유전 상수(하이 k) 유전체를 포함할 수 있다. 하이 k 유전체는 특정 금속 산화물을 포함한다. 하이 k 유전체에 사용되는 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 또는 이들의 혼합물의 산화물을 포함한다. 본 실시예에서, 게이트 유전체 층(208)은 약 10 내지 30 옹스트롬 범위 두께의 HfOX를 포함하는 하이 k 유전체 층이다. 게이트 유전체 층(208)은 원자층 증착(ALD; atomic layer deposition), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD; physical vapor deposition), 열 산화, 자외선(UV)-오존 산화, 또는 이들의 조합과 같은 적합한 공정을 사용하여 형성될 수 있다. 게이트 유전체 층(208)은 게이트 유전체 층(208)과 기판(202) 사이의 손상을 감소시키기 위한 계면 층(도시되지 않음)을 더 포함할 수 있다. 계면 층은 실리콘 산화물을 포함할 수 있다.
게이트 라스트 공정에서, 나중에 더미 게이트 전극 층(308)이 게이트 유전체 층(208) 위에 형성된다. 일부 실시예에서, 더미 게이트 전극 층(308)은 단층 또는 다층 구조를 포함할 수 있다. 본 실시예에서, 더미 게이트 전극 층(308)은 폴리실리콘을 포함할 수 있다. 또한, 더미 게이트 전극 층(308)은 균일 또는 구배 도핑되어진 도핑된 폴리 실리콘일 수 있다. 더미 게이트 전극 층(308)은 약 30 nm 내지 약 60 nm 범위의 두께를 가질 수 있다. 더미 게이트 전극 층(308)은 LPCVD(low-pressure chemical vapor deposition) 공정을 사용하여 형성될 수 있다. 적어도 하나의 실시예에서, LPCVD 공정은 표준 LPCVD 노에서 실리콘 소스 가스로서 실란(SiH4) 또는 디클로로실란(SiH2Cl2)을 사용하여 약 580 ℃ 내지 650 ℃의 온도에서 그리고 약 200 mTorr 내지 1 Torr의 압력에서 수행될 수 있다.
도 1의 방법(100)은 층간 유전체(ILD) 층(306)에서 P 활성 영역(204p) 및 격리 영역(206) 위의 제1 더미 스트립(308a) 그리고 N 활성 영역(204n) 위의 제2 더미 스트립(308b)을 형성함으로써 도 3b의 구조가 생성되는 단계 104로 이어진다.
본 실시예에서, 포토레지스트 층(도시되지 않음)이 스핀온 코팅과 같은 적합한 공정에 의해 더미 게이트 전극 층(308) 위에 형성되고, 적합한 리소그래피 패터닝 방법에 의해 더미 게이트 전극 층(308) 위의 패터닝된 포토레지스트 특징부를 형성하도록 패터닝된다. 적어도 하나의 실시예에서, P 활성 영역(204p) 및 격리 영역(206) 위의 패터닝된 포토레지스트 특징부의 폭은 약 500 내지 1000 nm 범위에 있다. 다른 실시예에서, N 활성 영역(204n) 위의 패터닝된 포토레지스트 특징부의 폭은 약 10 내지 30 nm 범위에 있다. 그 다음, P 활성 영역(204p) 및 격리 영역(206) 위에 제1 더미 스트립(308a)을 그리고 N 활성 영역(204n) 위에 제2 더미 스트립(308b)을 형성하도록, 패터닝된 포토레지스트 특징부가 건식 에칭 공정을 사용하여 더미 게이트 전극 층(308)에 전사될 수 있다. 나중에 포토레지스트 층이 스트립될(stripped) 수 있다.
CMOS 반도체 디바이스(200)는 CMOS 반도체 디바이스(200)의 다양한 특징부들을 형성하도록 다른 "게이트 라스트" 공정 및 다른 CMOS 기술 공정을 겪을 수 있다는 것을 유의한다. 이러한 것으로서, 다양한 특징부들은 여기에서 간략하게만 설명된다. CMOS 반도체 디바이스(200)의 다양한 컴포넌트는 "게이트 라스트" 공정에서 P 금속 게이트 전극(210p) 및 N 금속 게이트 전극(210n)의 형성 전에 형성될 수 있다. 다양한 컴포넌트는 제1 더미 스트립(308a) 및 제2 더미 스트립(308b)의 대향 측 상에 그리고 활성 영역(204p, 204n)에서의 p형 및 n형 저농도 도핑된 소스/드레인(LDD; lightly doped source/drain) 영역(도시되지 않음)과 p형 및 n형 소스/드레인(S/D) 영역(도시되지 않음)을 포함할 수 있다. p형 LDD 및 S/D 영역은 B 또는 In으로 도핑될 수 있고, n형 LDD 및 S/D 영역은 P 또는 As로 도핑될 수 있다.
그 다음, 도 3b에 도시된 구조를 생성하도록 유전체 층이 P 활성 영역(204p), N 활성 영역(204n), 및 격리 영역(206) 위에 형성된다. 유전체 층은 단층 또는 다층 구조를 포함할 수 있다. 적어도 하나의 실시예에서, 유전체 층은 제1 더미 스트립(308a) 및 제2 더미 스트립(308b)의 대향 측벽 상에 게이트 스페이서(304)를 형성하도록 패터닝된다. 게이트 스페이서(304)는 실리콘 산화물, 실리콘 질화물, 또는 CVD 공정에 의해 증착된 기타 적합한 재료로 형성될 수 있다.
그 다음, 층간 유전체(ILD) 재료가 게이트 스페이서(304), 제1 더미 스트립(308a), 제2 더미 스트립(308b), 및 격리 영역(206) 위에 형성될 수 있다. ILD 층 재료는 HARP(high-aspect-ratio) 공정 및/또는 HDP(high-density-plasma) 증착 공정에 의해 형성된 산화물을 포함할 수 있다. ILD 층 재료 증착 후에, 제1 더미 스트립(308a) 및 제2 더미 스트립(308b)을 노출시키도록 ILD 층 재료 증착에 대해 화학 기계적 연마(CMP)가 수행된다.
본 실시예에서, CMP 공정을 수행한 후에 남아있는 ILD 층 재료는 P 활성 영역(204p) 및 격리 영역(206) 위의 제1 더미 스트립(308a)을 둘러싸는 제1 부분(306_1) 및 제2 부분(306_2)을 포함한다. 또한, 남아있는 ILD 층 재료는 N 활성 영역(204n) 위의 제2 더미 스트립(308b)을 둘러싸는 제2 부분(306_2) 및 제3 부분(306_3)을 포함한다. 따라서, P 활성 영역(204p) 및 격리 영역(206) 위의 제1 더미 스트립(308a)과 N 활성 영역(204n) 위의 제2 더미 스트립(308b)은 다같이 ILD 층(306)을 정의한다. 또한, 제1 더미 스트립(308a)은 제1 부분(308a_1) 및 제2 부분(308a_2)을 포함한다.
도 1의 방법(100)은 ILD 층(306)에서 P 활성 영역(204a)의 전체 길이에 걸쳐 연장하는 제1 개구(310a)를 형성하도록 제1 더미 스트립(308a)의 제1 부분(308a_1)을 제거함으로써 도 3c의 구조가 생성되는 단계 106으로 이어진다. 본 실시예에서, 패터닝된 포토레지스트 층(312)을 마스크로서 사용하여, 제1 더미 스트립(308a)의 제2 부분(308a_2), 제2 더미 스트립(308b), ILD 층(306)이 패터닝된 포토레지스트 층(312)에 의해 커버되는 동안, 제1 더미 스트립(308a)에 제1 개구(310a)를 형성하도록 제1 더미 스트립(308a)의 제1 부분(308a_1)이 제거된다. 본 실시예에서, 제1 개구(310a)는 약 500 내지 1000 nm 범위의 제1 폭 W1을 갖는다.
적어도 하나의 실시예에서, 제1 더미 스트립(308a)의 제1 부분(308a_1)은 건식 에칭 공정을 사용하여 제거될 수 있다. 적어도 하나의 실시예에서, 건식 에칭 공정은 에칭 가스로서 Cl2, HBr 및/또는 He를 사용하여 약 650 내지 800W의 소스 전력, 약 100 내지 120 W의 바이어스 전력, 및 약 60 내지 200 mTorr의 압력 하에 수행될 수 있다. 패터닝된 포토레지스트 층(312)은 나중에 스트립될 수 있다.
제1 더미 스트립(308a)의 제1 부분(308a_1)을 제거하기 위한 건식 에칭 공정은 특히 제1 더미 스트립(308a)에 인접한 ILD 층(306_1/306_2)의 상부 부분을 동시에 제거하기 쉽다는 것을 유의해야 한다. 따라서, 제1 더미 스트립(308a)의 제1 부분(308a_1)을 건식 에칭한 후에 ILD 층(306_1/306_2)에 리세스가 생성된다면, ILD 층(306_1/306_2)에 존재하는 리세스는 후속 공정 동안 금속의 리셉터클이 됨으로써 전기 단락 및/또는 디바이스 고장의 가능성을 증가시킬 수 있다.
본 실시예에서, 제1 더미 스트립(308a)의 제1 부분(308a_1)을 제거하는 동안 ILD 층(206)은 패터닝된 포토레지스트 층(312)에 의해 커버되고 보호된다. ILD 층(306_1/306_2)에 인접한 제1 더미 스트립(308a)의 남아있는 제2 부분(308a_2)은 다음 단계 108에서의 금속 CMP 공정 동안 ILD 층(306_1/306_2)을 더 보호할 수 있다. 따라서, 본 출원인의 CMPS 반도체 디바이스(200)의 제조 방법은 ILD 층(306_1/306_2)에 리세스가 거의 없는 게이트 구조(210)를 제조할 수 있고, 그리하여 인접한 트랜지스터들 사이의 완벽한 격리를 달성할 수 있고 디바이스 성능을 향상시킬 수 있다.
도 1의 방법(100)은 제1 개구(310a)를 제2 금속 조성물(210s)로 채움으로써 도 3d의 구조가 생성되는 단계 108로 이어진다. 적어도 하나의 실시예에서, 제2 금속 조성물(210s)은 P 일함수 금속을 포함할 수 있다. 일부 실시예에서, P 일함수 금속은 TiN, WN, TaN, 또는 Ru를 포함한다. P 일함수 금속은 ALD, CVD 또는 기타 적합한 기술에 의해 형성될 수 있다. 본 실시예에서, 제2 금속 조성물(210s)은 먼저 제1 개구(310p)를 대체로 채우도록 증착된다. 그 다음, 제1 개구(310a) 밖의 제2 금속 조성물(210s)의 일부를 제거하도록 CMP 공정이 수행된다. 따라서, CMP 공정은 ILD 층(306)에 도달할 때 정지할 수 있고, 따라서 실질적으로 평면 표면을 제공한다. 남아있는 제2 금속 조성물(210s)은 P 금속 게이트 전극(210p)의 벌크 부분(210b)으로 지칭된다.
도 1의 방법(100)은 ILD 층(306)에서 격리 영역(206) 위의 제2 개구(310b)(310b_1 및 310b_2로 표시됨)를 형성하도록 제1 더미 스트립(308a)의 제2 부분(308a_2)을 제거함으로써 그리고 N 활성 영역(204n)의 전체 길이에 걸쳐 연장하는 제3 개구(310c)를 형성하도록 제2 더미 스트립(308b)을 제거함으로써 도 3e의 구조가 생성되는 단계 110으로 이어진다.
본 실시예에서, 게이트 스페이서(304), ILD 층(306) 및 P 금속 게이트 전극(210p)의 벌크 부분(210b)을 하드 마스크로서 사용하여, ILD 층(306)에서 제2 및 제3 개구(310b, 310c)를 형성하도록 제1 더미 스트립(308a)의 제2 부분(308a_2) 및 제2 더미 스트립(308b)이 실질적으로 제거된다. 적어도 하나의 실시예에서, 제2 개구(310b)는 제1 개구(310a)의 거의 동일한 제1 폭 W1을 갖는다. 다른 실시예에서, 제3 개구(310c)는 제1 개구(310a)의 제1 폭 W1보다 더 작은 약 10 내지 30 nm 범위의 제2 폭 W2을 갖는다. 제2 폭 W2에 대한 제1 폭 W1의 비율은 약 18 내지 30이다.
일부 실시예에서, 제2 더미 스트립(308b) 및 제1 더미 스트립(308a)의 제2 부분(308a_2)은 습식 에칭 및/또는 건식 에칭 공정을 사용하여 제거될 수 있다. 적어도 하나의 실시예에서, 습식 에칭 공정은 수산화암모늄을 포함한 수산화물 용액, 희석 HF, 탈이온수, 및/또는 기타 적합한 에천트 용액에의 노출을 포함한다. 다른 실시예에서, 건식 에칭 공정은 에칭 가스로서 Cl2, HBr 및 He를 사용하여 약 650 내지 800W의 소스 전력, 약 100 내지 120W의 바이어스 전력, 및 약 60 내지 200 mTorr의 압력 하에 수행될 수 있다.
도 1의 방법(100)은 제2 및 제3 개구(310b, 310c)를 제1 금속 조성물(210f)로 채움으로써 도 3f의 구조가 생성되는 단계 112로 이어진다. 하나의 실시예에서, 제1 금속 조성물(210f)은 N 일함수 금속을 포함할 수 있다. 일부 실시예에서, N 일함수 금속은 Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn 또는 Zr을 포함한다. N 일함수 금속은 ALD, PVD, 스퍼터링 또는 기타 적합한 기술에 의해 형성될 수 있다. 본 실시예에서, 제1 금속 조성물(210f)은 먼저 제2 및 제3 개구(310b, 310c)를 대체로 채우도록 증착된다. 그 다음, 제2 및 제3 개구(310b, 310c) 밖의 제1 금속 조성물(210f)의 일부를 제거하도록 CMP 공정이 수행된다. 따라서, CMP 공정은 ILD 층(306)에 도달할 때 정지할 수 있고, 따라서 실질적으로 평면 표면을 제공할 수 있다.
일부 실시예에서, 격리 영역(206) 위의 제2 개구(310b)에서의 남아있는 제1 금속 조성물(210f)은 P 금속 게이트 전극(210p)의 엔드캡 부분(210e)으로 지칭된다. 본 실시예에서, P 금속 게이트 전극(210p)의 엔드캡 부분(210e)은 P 금속 게이트 전극(210p)의 벌크 부분(210b)에 접속된 컨택 섹션(contact section)을 갖는다. 본 실시예에서, P 금속 게이트 전극(210p)의 엔드캡 부분(210e) 및 P 금속 게이트 전극(210p)의 벌크 부분(210b)은 결합되어 P 금속 게이트 전극(210p)으로 지칭된다. 일부 실시예에서, 제3 개구(310c)에서의 남아있는 제1 금속 조성물(210f)은 N 금속 게이트 전극(210n)으로 지칭된다. P 금속 게이트 전극(210p)과 N 금속 게이트 전극(210n)은 결합되어 금속 게이트 구조(210)로 지칭된다.
도 4는, 제1 개구(310a)가 연장 부분을 형성하도록 격리 영역(306) 안으로 더 연장한 것을 제외하고는, 도 3a 내지 도 3f에 도시된 단계를 포함한 방법을 사용하여 제조된 본 개시의 다양한 양상에 따른 금속 게이트 구조(410)를 포함하는 대안의 CMOS 반도체 디바이스(400)의 상부 평면도이다. 도 2와 도 4에서의 유사한 특징부들은 단순하고 명확하게 하기 위한 목적으로 동일하게 넘버링되어 있다. 본 실시예에서, 엔드캡 부분(410e)은 제2 부분(410e_2) 및 제2 부분(410e_2)과 벌크 부분(210b) 사이의 제1 부분(410e_1)을 포함하며, 제2 부분(410e_2)은 제1 금속 조성물(210f)을 포함한다. 제1 부분(410e_1)의 제1 길이 L1는 제2 부분(410e_2)의 제2 길이 L2와 같거나 그보다 더 작다. 제1 길이 L1에 대한 제2 길이 L2의 비율은 약 1.0 내지 1.5이다.
본 실시예에서, P 금속 게이트 전극(410p)의 엔드캡 부분(410e) 및 P 금속 게이트 전극(410p)의 벌크 부분(210b)은 결합되어 P 금속 게이트 전극(410p)으로 지칭된다. P 금속 게이트 전극(410p)과 N 금속 게이트 전극(210n)은 결합되어 금속 게이트 구조(410)로 지칭된다.
CMOS 반도체 디바이스(200, 400)는 컨택/비아, 상호접속 금속 층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하도록 부가의 CMOS 공정을 겪을 수 있다는 것을 이해하여야 한다.
본 발명이 예로써 본 실시예에 관련하여 기재되었지만, 본 발명은 개시된 실시예에 한정되지 않음을 이해하여야 한다. 반대로 본 발명은 다양한 수정 및 유사한 구성을 포함하고자 한다(당해 기술 분야에서의 숙련자에게 명백하듯이). 따라서, 첨부된 청구항의 범위는 모든 이러한 수정 및 유사한 구성을 망라하도록 가장 넓은 범위의 해석이 부여되어야 한다.
200, 400: CMOS 반도체 디바이스
202: 기판
206: 격리(isolation) 영역
208: 게이트 유전체 층
210, 410: 금속 게이트 구조
304: 게이트 스페이서
306: 층간 유전체(ILD) 층
308: 더미 게이트 전극 층

Claims (10)

  1. CMOS(complementary metal-oxide-semiconductor) 반도체 디바이스에 있어서,
    P 활성 영역 및 N 활성 영역을 둘러싸는 격리(isolation) 영역을 포함하는 기판과;
    상기 N 활성 영역 위의 제1 금속 조성물을 포함하는 N 금속 게이트 전극과;
    상기 P 활성 영역 위의 벌크 부분 및 상기 격리 영역 위의 엔드캡 부분을 포함하는 P 금속 게이트 전극을 포함하고,
    상기 엔드캡 부분은 상기 제1 금속 조성물을 포함하고 상기 벌크 부분은 상기 제1 금속 조성물과 상이한 제2 금속 조성물을 포함하는 것인 CMOS 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 엔드캡 부분은 제1 부분 및 제2 부분을 포함하되, 상기 제1 부분은 상기 제2 부분과 상기 벌크 부분 사이에 위치되어 있고, 상기 제2 부분은 상기 제1 금속 조성물을 포함하는 것인 CMOS 반도체 디바이스.
  3. 청구항 2에 있어서, 상기 제1 부분의 제1 길이는 상기 제2 부분의 제2 길이와 같거나 그보다 더 작은 것인 CMOS 반도체 디바이스.
  4. 청구항 3에 있어서, 상기 제1 길이에 대한 상기 제2 길이의 비율은 1.0 내지 1.5인 것인 CMOS 반도체 디바이스.
  5. 청구항 1에 있어서, 상기 P 금속 게이트 전극의 제1 폭은 상기 N 금속 게이트 전극의 제2 폭보다 더 큰 것인 CMOS 반도체 디바이스.
  6. 청구항 5에 있어서, 상기 제2 폭에 대한 상기 제1 폭의 비율은 18 내지 30인 것인 CMOS 반도체 디바이스.
  7. CMOS 반도체 디바이스를 제조하는 방법에 있어서,
    P 활성 영역 및 N 활성 영역을 둘러싸는 격리 영역을 포함하는 기판을 제공하는 단계와;
    층간 유전체(ILD; inter-layer dielectric) 층에서 상기 P 활성 영역 및 격리 영역 위에 제1 더미 스트립을 그리고 상기 N 활성 영역 위에 제2 더미 스트립을 형성하는 단계와;
    상기 ILD 층에서 상기 P 활성 영역의 전체 길이에 걸쳐 연장하는 제1 개구를 형성하도록 상기 제1 더미 스트립의 제1 부분을 제거하는 단계와;
    상기 제1 개구를 제2 금속 조성물로 채우는 단계와;
    상기 ILD 층에서 상기 제1 개구에 접속된 컨택 섹션을 갖는 격리 영역 위에 제2 개구를 형성하도록 상기 제1 더미 스트립의 제2 부분을 제거하고 상기 N 활성 영역의 전체 길이에 걸쳐 연장하는 제3 개구를 형성하도록 상기 제2 더미 스트립을 제거하는 단계와;
    상기 제2 및 제3 개구를 상기 제2 금속 조성물과 상이한 제1 금속 조성물로 채우는 단계를 포함하는 CMOS 반도체 디바이스의 제조 방법.
  8. 청구항 7에 있어서, 상기 제1 개구는 연장 부분을 형성하도록 상기 격리 영역 안으로 더 연장하는 것인 CMOS 반도체 디바이스의 제조 방법.
  9. 청구항 7에 있어서, 상기 제1 개구를 제2 금속 조성물로 채우는 단계는 원자층 증착(ALD; atomic layer deposition) 공정을 사용하여 수행되는 것인 CMOS 반도체 디바이스의 제조 방법.
  10. 청구항 7에 있어서, 상기 제2 및 제3 개구를 제1 금속 조성물로 채우는 단계는 물리적 기상 증착(PVD; physical vapor deposition) 공정을 사용하여 수행되는 것인 CMOS 반도체 디바이스의 제조 방법.
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