DE102019117897B4 - Halbleitervorrichtung zur logik- und speicher-co-optimierung sowie schaltung - Google Patents

Halbleitervorrichtung zur logik- und speicher-co-optimierung sowie schaltung Download PDF

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Abstract

Halbleitervorrichtung, umfassend:einen Logikteil und einen Speicherteil;eine Logikvorrichtung (300, 700), die in dem Logikteil angeordnet ist, wobei die Logikvorrichtung (300, 700) einen Einzelfinnen-FinFET vom N-Typ (310) und einen Einzelfinnen-FinFET vom P-Typ (304) umfasst; undeine statische Direktzugriffspeicher-Vorrichtung, SRAM-Vorrichtung (400), die in dem Speicherteil angeordnet ist, wobei die SRAM-Vorrichtung (400) ein N-Well-Gebiet (504, 706) umfasst, das zwischen zwei P-Well-Gebieten (506, 508) angeordnet ist, wobei die zwei P-Well-Gebiete (506, 508) einen N-Typ FinFET-Pass-Gate-Transistor, PG-Transistor (PG-1), und einen N-Typ FinFET-Pull-down-Transistor, PD-Transistor (PD-1), aufweisen, und wobei das N-Well-Gebiet (504, 706) einen P-Typ FinFET-Pull-up-Transistor, PU-Transistor (PU-1, PU2), aufweist, wobei ein erstes Gate (316), das über dem Einzelfinnen-FinFET von N-Typ (310) gebildet ist, eine erste Endkappenlänge ‚E1‘ aufweist, und wobei ein zweites Gate (518, 522), über dem N-Typ FinFET PD Transistor (PD-1) gebildet ist.

Description

  • TECHNISCHER HINTERGRUND
  • Die Elektronikindustrie erfährt einen ständig steigenden Bedarf nach kleineren und schnelleren elektronischen Vorrichtungen, die gleichzeitig imstande sind, eine größere Anzahl zunehmend komplexer und ausgeklügelter Funktionen zu unterstützen. Daher besteht ein anhaltender Trend in der Halbleiterindustrie, kostengünstige integrierte Schaltungen (ICs) hoher Leistung und geringen Verbrauchs herzustellen. Bisher wurden diese Zielsetzungen zum Großteil durch Abwärtsskalieren von Halbleiter-IC-Abmessungen (z.B. minimale Merkmalgröße) und dadurch Verbessern von Produktionseffizienz und Senken damit verbundener Kosten erreicht. Eine solche Skalierung hat jedoch auch eine erhöhte Komplexität in den Halbleiterherstellungsprozess eingeführt. Daher verlangt die Umsetzung anhaltender Fortschritte in Halbleiter-ICs und -Vorrichtungen ähnliche Fortschritte in Halbleiterherstellungsprozessen und Technologie.
  • Jüngst wurden Multigate-Vorrichtungen eingeführt in dem Bestreben, die Gate-Steuerung zu verbessern, indem die Gatekanal-Kopplung erhöht, der OFF-Zustandsstrom reduziret und die Kurzkanaleffekten (SCEs) reduziert werden. Eine derart neu eingeführte Multigate-Vorrichtung ist der Finnen-Feldeffekttransistor (FinFET). FinFETs werden in einer Reihe von Anwendungen verwendet, zum Beispiel zum Implementieren von Logikvorrichtungen und -schaltungen und zum Bereitstellen unter anderen von statischen Direktzugriffspeicher-Vorrichtungen (SRAM-Vorrichtungen). Im Allgemeinen konzentrieren sich Logikvorrichtungen auf Leistung (z.B. hohes Ion/Ioff-Verhältnis, niedrige parasitäre Kapazität usw.), während sich SRAM-Vorrichtungen, unter anderen Anforderungen, auf eine Optimierung von Zellengröße und Verbesserung von Zellbetriebsspannung konzentrieren können. Es bleibt eine Herausforderung, sowohl die Logik- als auch die SRAM-Leistung und/oder die Gestaltungsanforderungen zu optimieren. Als ein Beispiel kann die Reduktion einer kritischen Abmessung (CD, Critical Dimension) einer FinFET-Finne die Ion/Ioff-Leistungsfähigkeit einer Logikvorrichtung verbessern, aber auch die Latch-up-Leistung eines SRAM verschlechtern. Daher haben sich bestehende Techniken nicht in jeder Hinsicht als vollständig zufriedenstellend erwiesen.
  • Die Druckschrift US 2010 / 0 230 762 A1 offenbart einen integrierten Schaltkreis, der einen Logikschaltkreis und eine Speicherzelle umfasst. Die Druckschrift US 2013 / 0 141 963 A1 offenbart Verfahren und Vorrichtungen zur Bereitstellung von FinFET-SRAM-Zellen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn diese mit den begleitenden Figuren gelesen wird. Es wird angemerkt, dass in Übereinstimmung mit der gängigen Praxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der unterschiedlichen Merkmale zur Klarheit der Besprechung willkürlich vergrößert oder reduziert werden.
    • 1 ist eine perspektivische Ansicht einer Ausführungsform einer FinFET-Vorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung;
    • 2 stellt ein beispielhaftes Schaltungsdiagramm einer SRAM-Zelle, die in einer Speicherzelle einer SRAM-Gruppe implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung bereit;
    • 3 stellt eine beispielhafte Draufsicht einer Logikvorrichtung gemäß einigen Ausführungsformen bereit;
    • 4 stellt eine Querschnittsansicht der Logikvorrichtung von 3 entlang einer Ebene im Wesentlichen parallel zu einer Ebene, die durch Abschnitt CC' von 3 definiert ist, gemäß einigen Ausführungsformen bereit;
    • 5 stellt eine beispielhafte Draufsicht einer SRAM-Zelle gemäß einigen Ausführungsformen bereit;
    • 6 stellt eine Querschnittsansicht der SRAM-Zelle von 5 entlang einer Ebene im Wesentlichen parallel zu einer Ebene, die durch Abschnitt DD' von 5 definiert ist, gemäß einigen Ausführungsformen bereit;
    • 7 stellt eine beispielhafte Draufsicht einer anderen Logikvorrichtung gemäß einigen Ausführungsformen bereit;
    • 8 stellt eine Querschnittsansicht der Logikvorrichtung von 7 entlang einer Ebene im Wesentlichen parallel zu einer Ebene, die durch Abschnitt EE' von 7 definiert ist, gemäß einigen Ausführungsformen bereit; und
    • 9 ist ein beispielhaftes Verfahren 900 zur Herstellung einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unterhalb beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen, hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind angedacht, sich an verschiedene Ausrichtungen des Bauelements in Verwendung oder einen zusätzlichen Betrieb zu der in den Figuren abgebildeten Ausrichtung zu richten. Die Einrichtung kann andersartig ausgerichtet (um 90 Grad gedreht oder bei anderen Ausrichtungen) sein und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können.
  • Es wird auch festgehalten, dass die vorliegende Offenbarung Ausführungsformen in der Form von Multigate-Transistoren oder finnenartigen Multigate-Transistoren präsentiert, die hier als FinFET-Vorrichtungen bezeichnet werden. Eine solche Vorrichtung kann eine Metalloxidhalbleiter-FinFET-Vorrichtung von P-Typ oder eine Metalloxidhalbleiter-FinFET-Vorrichtung von N-Typ umfassen. Die FinFET-Vorrichtung kann eine Doppel-Gate-Vorrichtung, Dreifach-Gate-Vorrichtung, Massevorrichtung, Silizium-auf-Isolator (SOI)-Vorrichtung und/oder eine andere Konfiguration sein. Ein Durchschnittsfachmann kann andere Ausführungsformen von Halbleitervorrichtungen erkennen, die von Aspekten der vorliegenden Offenbarung profitieren können. Zum Beispiel können manche Ausführungsformen, wie hier beschrieben, auch bei Gate-All-Around (GAA)-Vorrichtungen, Omega-Gate (Ω-Gate)-Vorrichtungen oder Pi-Gate (Π-Gate)-Vorrichtungen angewendet werden.
  • Die vorliegende Offenbarung bezieht sich im Allgemeinen auf Halbleitervorrichtungen und Verfahren zu deren Bildung. Insbesondere stellen Ausführungsformen der vorliegenden Offenbarung einen Prozess und/oder eine Struktur zur Logikschaltung- und SRAM-Zellen-Co-Optimierung bereit, um gleichzeitig sowohl hohe Geschwindigkeit als auch niederen Energieverbrauch zu erreichen.
  • FinFETs sind beliebte Kandidaten für Anwendungen mit hoher Leistung und geringem Leckverlust geworden (wie z.B. für Logikvorrichtungen und/oder Schaltungen). In verschiedenen Beispielen verwenden FinFET-Transistoren eine schmale Finnenbreite für kurze Kanalsteuerung, Ion/Ioff-Verhältnisverbesserung und fortlaufendes Skalieren der Gate-Länge. Diese schmale Finnenbreite hat jedoch zu kleineren oberen Source/Drain-Gebieten geführt und hat somit den Kontakt-zu-Source/Drain-Auflagespielraum beeinflusst und Kontaktwiderstand erhöht. Zur Behandlung dieses Problems wurde eine längere Kontaktgestaltung vorgeschlagen, aber Gate-zu-Kontakt-Kapazität ist weiterhin eine wichtige Überlegung. FinFET-Vorrichtungen haben mehrere Finnen, die für Anwendungen hoher Geschwindigkeit verwendet werden, aber solche Vorrichtungen litten an einem erhöhten Leckverlust und Energieverbrauch. In manchen Ausführungsformen kann eine FinFET-Vorrichtung mit einer einzelnen Finne verwendet werden, um die Probleme von Leckverlust und Energieverbrauch zu mildern, aber dies kann auch zu einem Verlust an Vorrichtungsgeschwindigkeit führen.
  • Für SRAM-Zellen, wo Zellgrößenoptimierung und Zellenbetriebsspannung kritisch sind, wurden die Isolierungsregeln zwischen N+ und N-Well (NW) Gebieten und zwischen P+ und P-Well (PW) Gebieten üblicherweise vorangetrieben (verringert), um eine kleinere SRAM-Zellengröße zu erreichen. Die schmale Finnenbreite jedoch (die z.B. für Logikvorrichtungen benötigt wird) hat auch einen negativen Einfluss auf N-Well/P-Well Dotierungseffizienz aufgrund einer thermischen/Implantatationsausdiffundierungswirkung, was zu leicht dotierten Well-Gebieten führt. In manchen Fällen führen die leicht dotierten Well-Gebiete zu einem schlechteren Leckverlust für N+/PW/NW Strukturen und für P+/NW/PW Strukturen. In verschiedenen Beispielen haben dünnere und leichter dotierte Finnen-Well-Gebiete auch einen schädlichen Einfluss auf den Well-Widerstand und verschlechtern die Latch-up-Leistung der SRAM-Zelle. Daher haben sich bestehende Techniken nicht in jeder Hinsicht als vollkommen zufriedenstellend erwiesen.
  • Ausführungsformen der vorliegenden Offenbarung bieten Vorteile gegenüber der bestehenden Technik, obwohl klar ist, dass andere Ausführungsformen andere Vorteile bieten können, nicht alle Vorteile unbedingt hier besprochen sind und kein besonderer Vorteil für alle Ausführungsformen erforderlich ist. Zum Beispiel umfassen hier besprochene Ausführungsformen Strukturen und Verfahren für die Co-Optimierung von Kern- (Logik-) Vorrichtungen und SRAM-Vorrichtungen. In verschiedenen Ausführungsformen kann eine Halbleitervorrichtung einzelne Vorrichtungsstrukturen umfassen, um sowohl Logikvorrichtungsanforderungen als auch SRAM-Anforderungen zu erfüllen. In manchen Fällen können Logiktransistoren eine schmale Finnen-CD zur Verbesserung des Ion/Ioff-Verhältnisses haben und SRAM-Vorrichtungen können eine dickere Finnen-CD (z.B. verglichen mit den Logikvorrichtungen) haben, um Latch-up zu vermeiden (z.B. durch Bereitstellen eines verbesserten Well-Widerstands und Verbesserung eines N+PW/NW, P+/NW/PW Isolierleckverlusts). In manchen Beispielenkönnen Logiktransistoren eine kürzere Gate-Elektrodenendkappe für eine Reduktion der Kontakt-zu-Gate-Kapazität haben und SRAM-Vorrichtungen können eine längere Gate-Elektrodenendkappe zur Verbesserung von Vt Stabilität und Vcc_min Reduktion haben. In manchen Ausführungsformen können Logiktransistoren zur Verbesserung von Latch-up und Well-Isolierungsleckverlust breitere Well-Isolierungsraumregeln haben (z.B. N+ OD zu N_Well, P+OD zu P_Well) und SRAM-Vorrichtungen können schmale Well-Isolierungsraumregeln zur Zellgrößenreduktion durchsetzen (reduzieren) (z.B. N+ OD zu N_Well, P+OD zu P_Well). Im Allgemeinen stellen die verschiedenen, hier offenbarten Ausführungsformen eine gleichzeitige Optimierung einer Logikvorrichtungsleistung, SRAM-Zellenskalierung und eines Herstellungsprozessspielraums bereit. Zusätzliche Ausführungsformen und Vorteile werden nachfolgend erläutert und/oder ergeben sich für den Fachmann aus dieser Offenbarung.
  • Da eine oder mehrere der hier beschriebenen Ausführungsformen unter Verwendung von FinFETs als Beispiel dargestellt sind, zum Beispiel für Logikvorrichtungen und für SRAM-Vorrichtungen, folgt eine Beschreibung solcher Vorrichtungen in der Folge in Bezug auf 1 und 2. Es sollte jedoch klar sein, dass andere Arten von Vorrichtungen von einer oder mehreren der hier beschriebenen Ausführungsformen profitieren können.
  • Unter Bezugnahme zunächst auf 1 ist hier eine beispielhafte FinFET-Vorrichtung 100 veranschaulicht. Die FinFET-Vorrichtung 100 umfasst einen oder mehrere, auf Finnen basierende Multigate Feldeffekttransistoren (FETs). Die FinFET-Vorrichtung 100 umfasst ein Substrat 102, zumindest ein Finnenelement 104, das sich vom Substrat 102 erstreckt, Isoliergebiete 106 und eine Gate-Struktur 108, die auf und um das Finnenelement 104 angeordnet ist. Das Substrat 102 kann ein Halbleitersubstrat wie ein Siliziumsubstrat sein. Das Substrat kann verschiedene Schichten umfassen, umfassend leitfähige oder isolierende Schichten, die auf einem Halbleitersubstrat gebildet sind. Das Substrat kann verschiedene Dotierungskonfigurationen umfassen, abhängig von Gestaltungsanforderungen, wie in der Technik bekannt ist. Das Substrat kann auch andere Halbleiter umfassen, wie Germanium, Siliziumcarbid (SiC), Siliziumgermanium (SiGe) oder Diamant. Alternativ kann das Substrat einen Verbindungshalbleiter und/oder einen Legierungshalbleiter umfassen. Ferner kann das Substrat in manchen Ausführungsformen eine epitaxiale Schicht (epi-Schicht) umfassen, das Substrat kann zur Leistungsverbesserung gespannt sein, das Substrat kann eine SOI-Struktur umfassen und/oder das Substrat kann andere geeignete Verbesserungsmerkmale aufweisen.
  • Das Finnenelement 104, wie das Substrat 102, kann Silizium oder einen anderen elementaren Halbleiter, wie Germanium; einen Verbindungshalbleiter, umfassend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, umfassend SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen. Die Finnen 104 können unter Verwendung geeigneter Prozesse hergestellt werden, umfassend Fotolithografie- und Ätzprozesse. Der Fotolithografieprozess kann Bilden einer Fotolackschicht (Resist), die über dem Substrat (z.B. auf einer Siliziumschicht) liegt, Aussetzen des Fotolacks einer Struktur, Durchführen von Backprozessen nach dem Aussetzen und Entwickeln des Fotolacks, um ein Maskierungselement zu bilden, das den Fotolack umfasst, umfassen. In manchen Ausführungsformen kann ein Strukturieren des Fotolacks, um das Maskierungselement zu bilden, unter Verwendung eines Elektronenstrahl- (e-Strahl) Lithografieprozesses durchgeführt werden. Das Maskierungselement kann dann verwendet werden, um Gebiete des Substrats zu schützen, während ein Ätzprozess Vertiefungen in die Siliziumschicht bildet, wodurch eine verlängerte Finne 104 entsteht. Die Vertiefungen können unter Verwendung eines Trockenätz-, eines Nassätz- und/oder anderer geeigneter Prozesse gebildet werden. Es können auch zahlreiche andere Ausführungsformen von Verfahren zur Bildung der Finnen 104 auf dem Substrat 102 verwendet werden.
  • Jede der Vielzahl von Finnen 104 umfasst auch ein Source-Gebiet 105 und ein Drain-Gebiet 107, wobei die Source/Drain-Gebiete 105, 107 in, auf und/oder um die Finne 104 herum gebildet sind. Die Source/Drain-Gebiete 105, 107 können epitaktisch über den Finnen 104 gezüchtet werden. Ein Kanalgebiet eines Transistors ist innerhalb der Finne 104, unter der Gate-Struktur 108 liegend, entlang einer Ebene im Wesentlichen parallel zu einer Ebene angeordnet, die durch Abschnitt AA' von 1 definiert ist. In manchen Beispielen umfasst das Kanalgebiet der Finne ein Material hoher Mobilität, wie Germanium, wie auch einen der oben besprochenen Verbindungshalbleiter oder Legierungshalbleiter und/oder Kombinationen davon. Materialien hoher Mobilität umfassen jene Materialien mit einer größeren Elektronenmobilität als Silizium. Zum Beispiel höher als Si, das in manchen Fällen eine intrinsische Elektronenmobilität bei Raumtemperatur (300 K) von etwa 1350 cm2/V-s und eine Lochmobilität von etwa 480 cm2/V-s aufweist.
  • Die Isoliergebiete 106k können Grabenisolierungs- (STI, Shallow Trench Isolation) Merkmale sein. Alternativ können ein Feldoxid-, ein LOCOS Merkmal und/oder andere geeignete Isolierungsmerkmale auf und/oder in dem Substrat 102 implementiert sein. Die Isoliergebiete 106 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertem Silikatglas (FSG), einem Dielektrikum mit niedriger Dielektrizitätszahl, Kombinationen davon und/oder einem anderen geeigneten Material bestehen, das in der Technik bekannt ist. In einer Ausführungsform sind die Isolierstrukturen STI Merkmale und werden durch Ätzen von Gräben in das Substrat 102 gebildet. Die Gräben können dann mit Isoliermaterial gefüllt werden, gefolgt von einem chemisch-mechanischen Polier- (CMP) Prozess. Andere Ausführungsformen sind jedoch möglich. In manchen Ausführungsformen können die Isoliergebiete 106 eine mehrschichtige Struktur umfassen, mit zum Beispiel einer oder mehreren Auskleidungsschichten.
  • Die Gate-Struktur 108 umfasst einen Gate-Stapel, der eine dielektrische Gate-Schicht 110 und eine Metallschicht 112 umfasst, die über der dielektrischen Gate-Schicht gebildet ist. In manchen Ausführungsformen kann die dielektrische Gate-Schicht 110 eine Grenzflächenschicht, die über dem Kanalgebiet der Finne 104 gebildet ist, und eine dielektrische Schicht mit hoher Dielektrizitätszahl über der Grenzflächenschicht umfassen. Die Grenzflächenschicht der dielektrischen Gate-Schicht 110 kann ein dielektrisches Material wie eine Siliziumoxidschicht (SiO2) oder Siliziumoxynitrid (SiON) umfassen. Die dielektrische Schicht mit hoher Dielektrizitätszahl der dielektrischen Gate-Schicht 110 kann HfO2, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen davon oder andere geeignete Materialien umfassen. In weiteren anderen Ausführungsformen kann die dielektrische Gate-Schicht 110 Siliziumdioxid oder ein anderes geeignetes Dielektrikum umfassen. Die dielektrische Gate-Schicht 110 kann durch chemische Oxidation, Wärmeoxidation, Atomlagenabscheidung (ALD), physikalische Dampfphasenabscheidung (PVD), chemische Dampfphasenabscheidung (CVD) und/oder andere geeignete Verfahren gebildet werden.
  • Die Metallschicht 112 kann eine leitfähige Schicht wie W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, Kombinationen davon und/oder andere geeignete Zusammensetzungen umfassen. In manchen Ausführungsformen kann die Metallschicht 112 eine erste Gruppe von Metallmaterialien für N-Typ FinFETs und eine zweite Gruppe von Metallmaterialien für P-Typ FinFETs umfassen. Daher kann die FinFET-Vorrichtung 100 eine Metall-Gate-Konfiguration mit doppelter Arbeitsfunktion umfassen. Zum Beispiel kann das erste Metallmaterial (z.B. für N-Typ Vorrichtungen) Metalle mit einer Arbeitsfunktion umfassen, die im Wesentlichen mit einer Arbeitsfunktion des Substratleitungsbandes ausgerichtet ist oder zumindest im Wesentlichen mit einer Arbeitsfunktion des Leitungsbandes des Kanalgebiets der Finne 104 ausgerichtet ist. Ebenso kann zum Beispiel das zweite Metallmaterial (z.B. für P-Typ Vorrichtungen) Metalle mit einer Arbeitsfunktion umfassen, die im Wesentlichen mit einer Arbeitsfunktion des Substratvalenzbandes ausgerichtet ist oder zumindest im Wesentlichen mit einer Arbeitsfunktion des Valenzbandes des Kanalgebiets der Finne 104 ausgerichtet ist. Daher kann die Metallschicht 112 eine Gate-Elektrode für die FinFET-Vorrichtung 100 bereitstellen, umfassend sowohl N-Typ als auch P-Typ FinFET-Vorrichtungen 100. In manchen Ausführungsformen kann die Metallschicht 112 alternativ eine Polysiliziumschicht umfassen. Die Metallschicht 112 kann unter Verwendung von PVD, CVD, Elektronenstrahl- (e-Strahl) Verdampfung und/oder einen anderen geeigneten Prozess gebildet werden. In manchen Ausführungsformen sind Seitenwandabstandhalter an Seitenwänden der Gate-Struktur 108 gebildet. Die Seitenwandabstandhalter können ein dielektrisches Material wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Kombinationen davon umfassen.
  • Unter Bezugnahme nun auf 2 ist darin ein beispielhaftes Schaltungsdiagramm einer SRAM-Zelle 200, die in einer Speicherzelle einer SRAM-Gruppe implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Während 2 eine Einzelanschluss-SRAM-Zelle zeigt, ist klar, dass die verschiedenen offenbarten Ausführungsformen gleichermaßen in einer Mehrfachanschluss-SRAM-Zelle (wie z.B. einer Doppelanschluss-SRAM-Zelle) implementiert werden können, ohne vom Umfang der vorliegenden Offenbarung abzuweichen. 2 wurde der Deutlichkeit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser verständlich zu machen. Zusätzlich Merkmale können in der SRAM-Zelle 200 hinzugefügt werden und manche der in der Folge beschriebenen Merkmale können in anderen Ausführungsformen von SRAM-Zelle 200 ersetzt, modifiziert oder eliminiert sein.
  • Die SRAM-Zelle 200 umfasst sechs Transistoren: einen Pass-Gate-Transistor PG-1, einen Pass-Gate-Transistor PG-2, einen Pull-up-Transistor PU-1, einen Pull-up-Transistor PU-2, einen Pull-down-Transistor PD-1 und einen Pull-down-Transistor PD-2. Daher kann in manchen Beispielen die SRAM-Zelle 200 als eine 6T SRAM-Zelle bezeichnet werden. In Betrieb stellen Pass-Gate-Transistor PG-1 und Pass-Gate-Transistor PG-2 Zugang zu einem Datenspeicherabschnitt der SRAM-Zelle 200 bereit, der ein kreuzgekoppeltes Paar von Umrichtern, einen Umrichter 210 und einen Umrichter 220 umfasst. Umrichter 210 umfasst den Pull-up-Transistor PU-1 und den Pull-down-Transistor PD-1 und Umrichter 220 umfasst den Pull-up-Transistor PU-2 und den Pull-down-Transistor PD-2. In manchen Implementierungen sind Pull-up-Transistoren PU-1, PU-2 als P-Typ FinFETs konfiguriert und Pull-down-Transistoren PD-1, PD-2 sind als N-Typ FinFETs konfiguriert. Zum Beispiel umfassen Pull-up-Transistoren PU-1, PU-2 jeweils eine Gate-Struktur, die über einem Kanalgebiet einer N-Typ Finnenstruktur angeordnet ist (die eine oder mehrere N-Typ Finnen umfasst), sodass die Gate-Struktur P-Typ Source/Drain-Gebiete der N-Typ Finnenstruktur einfügt (z.B. P-Typ epitaxiale Source/Drain Merkmale), wo die Gate-Struktur und die N-Typ Finnenstruktur über einem N-Typ Well-Gebiet angeordnet sind; und Pull-down-Transistoren PD-1, PD-2 umfassen jeweils eine Gate-Struktur, die über einem Kanalgebiet einer P-Typ Finnenstruktur angeordnet ist (die eine oder mehrere P-Typ Finnen umfasst), sodass die Gate-Struktur N-Typ Source/Drain-Gebiete der P-Typ Finnenstruktur einfügt (z.B. N-Typ epitaxiale Source/Drain Merkmale), wo die Gate-Struktur und die P-Typ Finnenstruktur über einem P-Typ Well-Gebiet angeordnet sind. In manchen Implementierungen sind Pass-Gate-Transistoren PG-1, PG-2 auch als N-Typ FinFETs konfiguriert. Zum Beispiel umfassen Pass-Gate-Transistoren PG-1, PG-2 jeweils eine Gate-Struktur, die über einem Kanalgebiet einer P-Typ Finnenstruktur angeordnet ist (die eine oder mehrere P-Typ Finnen umfasst), sodass die Gate-Struktur N-Typ Source/Drain-Gebiete der P-Typ Finnenstruktur einfügt (z.B. N-Typ epitaxiale Source/Drain Merkmale), wo die Gate-Struktur und die P-Typ Finnenstruktur über einem P-Typ Well-Gebiet angeordnet sind.
  • Ein Gate von Pull-up-Transistor PU-1 fügt eine Source (elektrisch mit einer Stromversorgungsspannung (VDD) gekoppelt) und einen ersten allgemeiner Drain (CD1) ein und ein Gate von Pull-down-Transistor PD-1 fügt eine Source (elektrisch mit einer Stromversorgungsspannung (VSS) gekoppelt) und den ersten allgemeinen Drain ein. Ein Gate von Pull-up-Transistor PU-2 fügt eine Source (elektrisch mit einer Stromversorgungsspannung (VDD) gekoppelt) und einen zweiten allgemeinen Drain (CD2) ein und ein Gate von Pull-down-Transistor PD-2 fügt eine Source (elektrisch mit einer Stromversorgungsspannung (VSS) gekoppelt) und den zweiten allgemeinen Drain ein. In manchen Implementierungen ist der erste allgemeine Drain (CD1) ein Datenspeicherknoten (SN), der Daten in wahrer Form speichert, und der zweite allgemeine Drain (CD2) ist ein Datenspeicherknoten (SNB), der Daten in komplementärer Form speichert. Das Gate von Pull-up-Transistor PU-1 und das Gate von Pull-down-Transistor PD-1 sind mit dem zweiten allgemeinen Drain gekoppelt und das Gate von Pull-up-Transistor PU-2 und das Gate von Pull-down-Transistor PD-2 sind mit dem ersten allgemeinen Drain gekoppelt. Ein Gate von Pass-Gate-Transistor PG-1 fügt eine Source (elektrisch mit einer Bitleitung BL gekoppelt) und einen Drain ein, der elektrisch mit dem ersten allgemeinen Drain gekoppelt ist. Ein Gate von Pass-Gate-Transistor PG-2 fügt eine Source (elektrisch mit einer komplementären Bitleitung BLB gekoppelt) und einen Drain, der elektrisch mit dem zweiten allgemeinen Drain gekoppelt ist, ein. Die Gates von Pass-Gate-Transistoren PG-1, PG-2 sind elektrisch mit einer Wortleitung WL gekoppelt. In manchen Implementierungen stellen Pass-Gate-Transistoren PG-1, PG-2 während Leseoperationen und/oder Schreiboperationen Zugang zu Datenspeicherknoten SN, SNB bereit. Zum Beispiel koppeln Pass-Gate-Transistoren PG-1, PG-2 Datenspeicherknoten SN, SN-B an Bitleitung BL bzw. BLB in Reaktion auf Spannung, die an die Gates von Pass-Gate-Transistoren PG-1, PG-2 durch WLs angelegt wird.
  • Angesichts der vorangehenden Besprechung in Bezug auf 1 und 2 werden nun verschiedenen Ausführungsformen der vorliegenden Offenbarung beschrieben. 3 und 7 stellen beispielhafte Draufsichten einer Logikvorrichtung gemäß einigen Ausführungsformen bereit. 5 stellt eine beispielhafte Draufsicht einer SRAM-Zelle gemäß einigen Ausführungsformen bereit. In manchen Ausführungsformen können die dargestellten und beschriebenen Logik- und SRAM-Vorrichtungen auf demselben Substrat zum Beispiel als Teil einer integrierten Halbleitervorrichtung gefertigt werden, die eine Co-Optimierung sowohl von Logik- und SRAM-Vorrichtungen bereitstellt. 4 stellt eine Querschnittsansicht der Logikvorrichtung von 3 entlang einer Ebene im Wesentlichen parallel zu einer Ebene bereit, die durch Abschnitt CC' von 3 definiert ist; 6 stellt eine Querschnittsansicht der SRAM-Zelle von 5 entlang einer Ebene im Wesentlichen parallel zu einer Ebene bereit, die durch Abschnitt DD' von 5 definiert ist; und 8 stellt eine Querschnittsansicht der Logikvorrichtung von 7 entlang einer Ebene im Wesentlichen parallel zu einer Ebene bereit, die durch Abschnitt EE' von 7 definiert ist. Es ist klar, dass die verschiedenen Figuren und sämtliche angeführten, begleitenden Beschreibungen nur beispielhaft sind und nicht als Einschränkung über das hinaus gedacht sind, was im Speziellen in den folgenden Ansprüchen angegeben ist. Außerdem wurden die verschiedenen dargestellten und beschriebenen Figuren der Deutlichkeit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser verständlich zu machen, und verschiedene Merkmale können hinzugefügt, modifiziert oder eliminiert werden, ohne vom Umfang der vorliegenden Offenbarung abzuweichen.
  • Unter Bezugnahme nun auf 3-6 und in manchen Ausführungsformen kann eine Halbleitervorrichtung (z.B. auf einem bestimmten Substrat) eine Vielzahl von Logikvorrichtungen 300 (z.B. innerhalb eines Logikteils der Halbleitervorrichtung) und eine Vielzahl von SRAM-Vorrichtungen 400 (z.B. innerhalb eines Speicherteils der Halbleitervorrichtung) umfassen. 3 veranschaulicht eine beispielhafte Draufsicht der Logikvorrichtung 300 und 4 stellt eine Querschnittsansicht der Logikvorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer Ebene bereit, die durch Abschnitt CC' von 3 definiert ist. In manchen Ausführungsformen umfasst die Logikvorrichtung 300 eine komplementäre Metalloxidhalbleiter (CMOS)-Umrichtereinheitszelle 302. Wie dargestellt, hat die Einheitszelle 302 eine X-Teilung ‚X1‘ parallel zu einer Gate-Routingrichtung (z.B. parallel zu einem Gate 316) und eine Y-Teilung ‚Y1‘ parallel zu einer Finnen-Aktives-Gebiet-Routingrichtung (z.B. parallel zu Finnen 308, 314). In manchen Ausführungsformen ist die X-Teilung ‚X1‘ größer als die Y-Teilung ‚Y1‘. Beispielsweise ist in manchen Fällen die X-Teilung ‚X1‘ etwa 2 bis 3 Mal größer als die Y-Teilung ‚Y1‘. Im Allgemeinen kann in verschiedenen Ausführungsformen die Logikvorrichtung 300 einen Umrichter, ein UND-Gate, ein NUND-Gate, ein ODER-Gate, ein NOR-Gate, einen Flip-Flop, eine Abtastlogik oder Kombinationslogik umfassen. Solche Logikvorrichtungen können in manchen Beispiele miteinander verbunden sein, um eine Schaltung zu bilden, die eine Vielzahl von Logikzellen umfasst (wie z.B. die Logikvorrichtung 300). In manchen Ausführungsformen umfasst die Logikvorrichtung 300 eine Vielzahl von CMOS-Vorrichtungen. In manchen Fällen können die verschiedenen CMOS-Vorrichtungen (wie z.B. der CMOS-Umrichter der Logikvorrichtung 300) durch einen Einzelfinnen-FinFET von N-Typ und einen Einzelfinnen-FinFET von P-Typ gebildet sein.
  • Beispielsweise umfasst die Logikvorrichtung 300 einen P-Typ FinFET 304, der über einem N-Well-Gebiet 306 gebildet ist und eine einzelne Finne 308 umfasst, und einen N-Typ FinFET 310, der über einem P-Well-Gebiet 312 gebildet ist und eine einzelne Finne 314 umfasst. In manchen Ausführungsformen ist die X-Teilung ‚X1‘ von einem linken Rand des N-Well-Gebiets 306 zu einem rechten Rand des P-Well-Gebiets 312 definiert. Beispielsweise ist die Finne 308 von der Finne 314 durch eine Abstand ‚S1‘ beabstandet. In verschiedenen Fällen können die Finnen 308, 314 ähnlich den Finnenelementen 104 sein, die oben unter Bezugnahme auf 1 besprochen wurden. Finnenschnittgebiete 322, 324 identifizieren Gebiete, wo die Finnen 308, 314 geschnitten sind, zum Beispiel, um Isolierung für benachbarte Vorrichtungen bereitzustellen. In manchen Ausführungsformen ist die Y-Teilung ‚Y1‘ zwischen den Finnenschnittgebieten 322, 324 definiert. Die Logikvorrichtung 300 umfasst auch ein Gate 316, das senkrecht über sowohl die Finne 308 des P-Typ FinFET 304 als auch die Finne 314 des N-Typ FinFET 310 verläuft. In manchen Ausführungsformen erstreckt sich das Gate 316 über die Finnen 308, 314 um eine Endkappenlänge ‚E1‘ hinaus (bildet einen Überhang). In verschiedenen Beispielen kann das Gate 316 der Gate-Struktur 108 ähnlich sein, die oben unter Bezugnahme auf 1 besprochen wurde. Daher kann das Gate 316 eine dielektrische Schicht 316A umfassen (z.B. umfassend eine Grenzflächenschicht und eine dielektrische Schicht mit hoher Dielektrizitätszahl), die über einem Kanalgebiet 318 der Finne 308 und über einem Kanalgebiet 320 der Finne 314 gebildet ist, und eine Metallschicht 316B, die über der dielektrischen Schicht 316A gebildet ist. In manchen Ausführungsformen ist die Endkappenlänge ‚E1‘ zumindest zweimal größer als eine Dicke ‚T1‘ der Metallschicht 316B. Die Logikvorrichtung 300 kann auch Isoliergebiete 334 umfassen, die in manchen Fällen den Isoliergebiete 106 ähnlich sind, die oben unter Bezugnahme auf 1 besprochen wurden.
  • In manchen Ausführungsformen umfasst jeder des P-Typ FinFET 304 und des N-Typ FinFET 310 Source/Drain-Gebiete an Teilen der Finnen 308, 314 neben dem oder an einer Seite des Gates 316 und somit neben und an einer Seite der Kanalgebiete 318, 320. In manchen Beispielen können die Source/Drain-Gebiete des P-Typ FinFET 304 und des N-Typ FinFET 310 den Source/Drain-Gebieten 105, 107 ähnlich sein, die zuvor unter Bezugnahme auf 1 besprochen wurden In manchen Beispielen kann eine Vielzahl von Kontakten direkt (physisch) mit den Source/Drain-Gebieten verbunden sein. Zum Beispiel kann der P-Typ FinFET 304 einen Source-Kontakt 326 und einen Drain-Kontakt 328 umfassen, die mit entsprechenden Source/Drain-Gebieten des P-Typ FinFET 304 verbunden sind. Ebenso kann der N-Typ FinFET 310 einen Source-Kontakt 330 und einen Drain-Kontakt 332 umfassen, die mit den entsprechenden Source/Drain-Gebiete des N-Typ FinFET 310 verbunden sind. In manchen Ausführungsformen ist die X-Teilung ‚X1‘ von einem linken Rand des Source-Kontakts 326 zu einem rechten Rand des Source-Kontakts 330 definiert.
  • 5 veranschaulicht eine beispielhafte Draufsicht der SRAM-Vorrichtung 400 und 6 stellt eine Querschnittsansicht der SRAM-Vorrichtung 400 entlang einer Ebene im Wesentlichen parallel zu einer Ebene bereit, die durch Abschnitt DD' von 5 definiert ist. Insbesondere zeigt die SRAM-Vorrichtung 400 eine SRAM Einheitszelle 502 mit einer X-Teilung ‚X2‘ parallel zu einer Gate-Routingrichtung (z.B. parallel zu Gates 518, 520, 522, 524) und einer Y-Teilung ‚Y2‘ parallel zu einer Finnen-Aktives-Gebiet-Routingrichtung (z.B. parallel zu Finnen 510, 512, 514, 516). In manchen Beispielen ist die X-Teilung ‚X2‘ größer als die Y-Teilung ‚Y2‘. Beispielsweise ist in manchen Fällen die X-Teilung ‚X2‘ etwa 2 bis 3 Mal größer als die Y-Teilung ‚Y2‘. In manchen Ausführungsformen kann die SRAM-Vorrichtung 400 eine Vielzahl von SRAM-Einheitszellen 502 umfassen, die zum Beispiel in einer Vielzahl von Spalten und Reihen angeordnet sind (z.B. um eine Speichergruppe bereitzustellen). In manchen Fällen kann die SRAM-Einheitszelle 502 ein N-Well-Gebiet 504 umfassen, das zwischen zwei P-Well-Gebieten 506, 508 angeordnet ist. In manchen Ausführungsformen ist die X-Teilung ‚X2‘ von einem linken Rand des P-Well-Gebiets 506 zu einem rechten Rand des P-Well-Gebiets 508 definiert. In manchen Ausführungsformen umfasst das P-Well-Gebiet 506 einen N-Typ FinFET-Pass-Gate (PG-1) Transistor und einen N-Typ FinFET Pull-down (PD-1) Transistor und das P-Well-Gebiet 508 umfasst einen N-Typ FinFET-Pass-Gate (PG-2) Transistor und einen N-Typ FinFET Pull-down (PD-2) Transistor. In manchen Beispielen kann das N-Well-Gebiet 504 einen ersten P-Typ FinFET Pull-up (PU-1) und einen zweiten P-Typ FinFET Pull-up (PU-2) Transistor umfassen.
  • In verschiedenen Ausführungsformen werden die PG-1, PG-2, PD-1, PD-2, PU-1 und PU-2 Transistoren unter Verwendung eines Einzelfinnen-FinFET gebildet. Zum Beispiel können die PG-1, PG-2, PD-1 und PD-2 Transistoren durch einen Einzelfinnen-FinFET von N-Typ gebildet sein und die PU-1 und PU-2 Transistoren können durch einen Einzelfinnen-FinFET von P-Typ gebildet sein. Wie in dem Beispiel von 5 dargestellt, umfassen die PG-1 und PD-1 Transistoren eine einzelne Finne 510, die PG-2 und PD-2 Transistoren umfassen eine einzelne Finne 512 und die PU-1 und PU-2 Transistoren umfassen einzelne Finnen 514 bzw. 516. In verschiedenen Beispielen kann ein Finnenabstand ‚S2‘ definiert sein (wie z.B. zwischen der Finne 510 und der Finne 514 oder zwischen anderen Paaren von Finnen). Die Finnen 510, 512, 514 und 516 können den zuvor unter Bezugnahme auf 1 besprochenen Finnenelementen 104 ähnlich sein.
  • Jeder der PG-1, PG-2, PD-1, PD-2, PU-1 und PU-2 Transistoren der SRAM-Vorrichtung 400 umfasst auch ein Gate, wie in dem Beispiel von 5 dargestellt. Beispielsweise umfasst PG-1 ein Gate 518, das senkrecht über ein Kanalgebiet 534 der Finne 510 verläuft, PG-2 umfasst ein Gate 520, das senkrecht über ein Kanalgebiet 526 der Finne 512 verläuft, PD-1 und PU-1 umfassen ein Gate 522, das senkrecht über ein Kanalgebiet 528 der Finne 510 und über ein Kanalgebiet 530 der Finne 514 verläuft, und PD-2 und PU-2 umfassen ein Gate 524, das senkrecht über ein Kanalgebiet 536 der Finne 512 und über ein Kanalgebiet 538 der Finne 516 verläuft. In manchen Ausführungsformen kann sich ein Gate über eine Finne um eine Endkappenlänge ‚E2‘ hinaus erstrecken (einen Überhang bilden) (wie z.B. das Gate 522, das sich über die Finne 510 hinaus erstreckt, oder ein anderes Gate, das sich über eine entsprechende Finne hinaus erstreckt über der es angeordnet ist). In verschiedenen Beispielen können die Gates 518, 520, 522 und 524 ähnlich der oben unter Bezugnahme auf 1 besprochenen Gate-Struktur 108 sein. Daher können die Gates 518, 520, 522, 524 eine dielektrische Schicht (z.B. umfassend eine Grenzflächenschicht und eine dielektrische Schicht mit hoher Dielektrizitätszahl), die über entsprechenden Kanalgebieten der Finnen gebildet ist, über welchen die verschiedenen Gates angeordnet sind, und eine Metallschicht, die über der dielektrischen Schicht gebildet ist, umfassen. Als ein Beispiel, und wie in 5 und 6 dargestellt, kann das Gate 520 von PG-2 eine dielektrische Schicht 520A umfassen, die über dem Kanalgebiet 526 der Finne 512 gebildet ist, und eine Metallschicht 520B, die über der dielektrischen Schicht 520A gebildet ist, und das Gate 522 von PD-1 und PU-1 können eine dielektrische Schicht 522A umfassen, die über dem Kanalgebiet 528 der Finne 510 und über einem Kanalgebiet 530 der Finne 514 gebildet ist, und eine Metallschicht 522B, die über der dielektrischen Schicht 522A gebildet ist. In manchen Ausführungsformen ist die Endkappenlänge ‚E2‘ zumindest zweimal größer als eine Dicke ‚T2‘ der Metallschicht 522B. Die SRAM-Vorrichtung 400 kann auch Isoliergebiete 532 umfassen, die in manchen Fällen den Isoliergebieten 106 ähnlich sein können, die zuvor unter Bezugnahme auf 1 besprochen wurden.
  • In verschiedenen Ausführungsformen umfasst jeder der PG-1, PG-2, PD-1, PD-2, PU-1 und PU-2 Transistoren der SRAM-Vorrichtung 400 Source/Drain-Gebiete an Teilen ihrer entsprechenden Finnen neben den und an einer Seite der entsprechenden Gates und somit neben den und an einer Seite ihrer entsprechenden Kanalgebiete (wie z.B. der Kanalgebiete 526, 528, 530, 534, 536 und 538). In manchen Beispielen können die Source/Drain-Gebiete jedes der PG-1, PG-2, PD-1, PD-2, PU-1 und PU-2 Transistoren ähnlich den Source/Drain-Gebieten 105, 107 sein, die zuvor unter Bezugnahme auf 1 besprochen wurden. In manchen Beispielen kann eine Vielzahl von Kontakten direkt (physisch) mit den Source/Drain-Gebieten der SRAM-Vorrichtung 400 verbunden sein. Zum Beispiel kann der PG-1 Transistor einen Source-Kontakt 540 (Biltleitungsknoten ‚BL‘) und einen Drain-Kontakt 542 (erster allgemeiner Drain) umfassen, die mit entsprechenden Source/Drain-Gebieten des PG-1 Transistors verbunden sind, der PG-2 Transistor kann einen Source-Kontakt 544 (Bitleitung-Strich ‚BLB‘) und einen Drain-Kontakt 546 (zweiter allgemeiner Drain) umfassen, die mit entsprechenden Source/Drain-Gebieten des PG-2 Transistors verbunden sind, der PD-1 Transistor kann einen Source-Kontakt 548 (CVss Knoten) und den Drain-Kontakt 542 (erster allgemeiner Drain) umfassen, die mit entsprechenden Source/Drain-Gebieten des PD-1 Transistors verbunden sind, der PD-2 Transistor kann einen Source-Kontakt 550 (CVss Knoten) und den Drain-Kontakt 546 (zweiter allgemeiner Drain) umfassen, die mit entsprechenden Source/Drain-Gebieten des PD-2 Transistors verbunden sind, der PU-1 Transistor kann einen Source-Kontakt 552 (CVdd Knoten) und den Drain-Kontakt 542 (erster allgemeiner Drain) umfassen, die mit entsprechenden Source/Drain-Gebieten des PU-1 Transistors verbunden sind und der PU-2 Transistor kann einen Source-Kontakt 554 (CVdd Knoten) und den Drain-Kontakt 546 (zweiter allgemeiner Drain) umfassen, die mit entsprechenden Source/Drain-Gebieten des PU-2 Transistors verbunden sind. In manchen Fällen ist die X-Teilung ‚X2‘ zwischen dem Source-Kontakt 548 (CVss Knoten) und dem Source-Kontakt 550 (CVss Knoten) definiert. In manchen Ausführungsformen ist die Y-Teilung ‚Y2‘ zwischen dem Source-Kontakt 544 (BLB), 548 (CVss Knoten) oder 552 (CVdd Knoten) und dem Source-Kontakt 540 (BL), 550 (CVss Knoten) oder 554 (CVdd Knoten) definiert.
  • In Bezug auf die Logikvorrichtung 300 von 3 und 4 wird festgehalten, dass der N-Typ FinFET 310 eine erste Finnenbreite (W1) im Kanalgebiet 320 der Finne 314 hat und der P-Typ FinFET 304 eine zweite Finnenbreite (W2) im Kanalgebiet 318 der Finne 308 hat. In Bezug auf die SRAM-Vorrichtung 400 von 5 und 6 wird festgehalten, dass die PD Transistoren (z.B. die PD-1 und die PD-2 Transistoren) eine dritte Finnenbreite (W3), zum Beispiel im Kanalgebiet 528 der Finne 510 und/oder im Kanalgebiet 536 der Finne 512 haben. Ferner haben die PU Transistoren (z.B. die PU-1 und die PU-2 Transistoren) eine vierte Finnenbreite (W4), zum Beispiel im Kanalgebiet 530 der Finne 514 und/oder im Kanalgebiet 538 der Finne 516.
  • In manchen Fällen ist die erste Finnenbreite (W1) der Logikvorrichtung 300 schmaler als die dritte Finnenbreite (W3) der SRAM-Vorrichtung 400. In manchen Ausführungsformen ist die erste Finnenbreite (W1) der Logikvorrichtung 300 um zumindest 5 % schmaler als die dritte Finnenbreite (W3) der SRAM-Vorrichtung 400 und die zweite Finnenbreite (W2) der Logikvorrichtung 300 ist um zumindest 5 % schmaler als eine vierte Finnenbreite (W4) der SRAM-Vorrichtung 400. In manchen Fällen ist die erste Finnenbreite (W1) der Logikvorrichtung 300 um zumindest 10 % schmaler als die dritte Finnenbreite (W3) der SRAM-Vorrichtung 400. Beispielsweise können Verhältnisse von aktivem Gebiet zu Finnenbreite auch definiert werden, wo zum Beispiel W3/W1 größer als 1,05 ist und wo W4/W2 größer als 1,05 ist. Wie festgehalten wurde, hat der N-Typ FinFET 310 der Logikvorrichtung 300 eine erste Endkappenlänge ‚E1‘ und die PD Transistoren (z.B. der PD-1 oder der PD-2 Transistor) der SRAM-Vorrichtung 400 haben eine zweite Endkappenlänge ‚E2‘. In manchen Ausführungsformen ist die zweite Endkappenlänge ‚E2‘ um zumindest 10 % länger als die erste Endkappenlänge ‚E1‘. In manchen Ausführungsformen kann ein Endkappenlängenverhältnis definiert sein, wo zum Beispiel E2/E1 größer als 1,1 ist. Zusätzlich, wie oben festgehalten, hat die CMOS-Struktur der Logikvorrichtung 300 (z.B. umfassend den P-Typ FinFET 304 und den N-Typ FinFET 310) einen ersten aktiven Gebietsraum ‚S1‘ zwischen dem Kanalgebiet 318 des P-Typ FinFET 304 und dem Kanalgebiet 320 des N-Typ FinFET 310 (z.B. zwischen der Finne 308 und der Finne 314). Ferner hat die CMOS Struktur der SRAM-Vorrichtung 400 (wie z.B. der N-Typ FinFET PD-1 und der P-Typ FinFET PU-1) einen zweiten aktiven Gebietsraum ‚S2‘ zwischen dem PD-Kanalgebiet und PU-Kanalgebiet (wie z.B. zwischen dem Kanalgebiet 528 des N-Typ FinFET PD-1 und dem Kanalgebiet 530 des P-Typ FinFET PU-1). In manchen Ausführungsformen ist der erste aktive Gebietsraum ‚S1‘ um zumindest 20 % größer als der zweite aktive Gebietsraum ‚S2‘. Außerdem ist in manchen Ausführungsformen und in Bezug auf die Einheitszelle 302 X-Teilung ‚X1‘, Y-Teilung ‚Y1‘ und die SRAM Einheitszelle 502 X-Teilung ‚X2‘, Y-Teilung ‚Y2‘, die X-Teilung ‚X1‘ im Wesentlichen dieselbe wie die X-Teilung ‚X2‘. In manchen Ausführungsformen kann die Y-Teilung ‚Y1‘ im Wesentlichen dieselbe wie oder größer als die Y-Teilung ‚Y2‘ sein. Als solches kann in verschiedenen Beispiele ein Verhältnis der Y-Teilungen ‚Y1‘/‚Y2‘ gleich 1, 1,5, 2, 2,5 oder 3 sein. Ebenso sind in manchen Beispielen das dielektrische Gate-Material und/oder die Dicke (z.B. die dielektrische Schicht 316A und/oder die dielektrische Schicht 522A) der Logikvorrichtung 300 und der SRAM-Vorrichtung 400 im Wesentlichen dieselben.
  • Unter Bezugnahme nun auf 7 und 8 veranschaulicht 7 eine beispielhafte Draufsicht einer Logikvorrichtung 700 und 8 stellt eine Querschnittsansicht der Logikvorrichtung 700 entlang einer Ebene im Wesentlichen parallel zu einer Ebene bereit, die durch Abschnitt EE' von 7 definiert ist. In manchen Ausführungsformen kann die Logikvorrichtung 700 anstelle der Logikvorrichtung 300 verwendet werden. Daher kann in manchen Fällen eine Halbleitervorrichtung (z.B. auf einem gegebenen Substrat) eine Vielzahl von Logikvorrichtungen 700 und eine Vielzahl von SRAM-Vorrichtungen (wie z.B. die SRAM-Vorrichtung 400) umfassen. In verschiedenen Aspekten ist die Logikvorrichtung 700 im Wesentlichen dieselbe wie die Logikvorrichtung 300, die zuvor unter Bezugnahme auf 3 und 4 besprochen wurde. Als solches können ein oder mehrere der zuvor unter Bezugnahme auf die Logikvorrichtung 300 beschriebenen Merkmale auch bei der Logikvorrichtung 700 angewendet werden. Daher können der klaren Besprechung wegen manche Merkmale der Logikvorrichtung 700 in der Folge nur kurz besprochen werden.
  • Die Logikvorrichtung 700 kann eine CMOS Umrichtereinheitszelle 702 mit der X-Teilung ‚X1‘ parallel zu einer Gate-Routingrichtung (z.B. parallel zu einem Gate 716) und der Y-Teilung ‚Y1‘ parallel zu einer Finnen-Aktives-Gebiet-Routingrichtung (z.B. parallel zu Finnen 708, 709, 714, 715) umfassen. In manchen Ausführungsformen ist die X-Teilung ‚X1‘ größer als die Y-Teilung ‚Y1‘. Beispielsweise ist in manchen Fällen die X-Teilung ‚X1‘ etwa 2 bis 3 Mal größer als die Y-Teilung ‚Y1‘. Während die Logikvorrichtung 700 als einen Umrichter umfassend dargestellt ist, kann sie eine Reihe anderer Logik-Gates, Vorrichtungen oder Schaltungen umfassen, wie oben festgehalten. In manchen Ausführungsformen umfasst die Logikvorrichtung 700 eine Vielzahl von CMOS-Vorrichtungen, die unter Verwendung eines Doppelfinnen-FinFET von N-Typ und eines Doppelfinnen-FinFET von P-Typ gebildet werden.
  • Zum Beispiel umfasst die Logikvorrichtung 700 einen P-Typ FinFET 704, der über einem N-Well-Gebiet 706 gebildet ist und Doppelfinnen umfasst (z.B. eine Finne 708 und eine Finne 709) und einen N-Typ FinFET 710, der über einem P-Well-Gebiet 712 gebildet ist und Doppelfinnen (z.B. eine Finne 714 und eine Finne 715) umfasst. In manchen Ausführungsformen ist die X-Teilung ‚X1‘ von einem linken Rand des N-Well-Gebiets 706 zu einem rechten Rand des P-Well-Gebiets 712 definiert. Finnenschnittgebiete 722, 724 identifizieren Gebiete, wo die Finnen geschnitten sind, um zum Beispiel eine Isolierung bei benachbarten Vorrichtungen bereitzustellen. In manchen Ausführungsformen ist die Y-Teilung ‚Y1‘ zwischen den Finnenschnittgebieten 722, 724 definiert. Die Logikvorrichtung 700 umfasst auch ein Gate 716, das senkrecht über die Doppelfinnen des P-Typ FinFET 704 und die Doppelfinnen des N-Typ FinFET 710 verläuft. Das Gate 716 kann eine dielektrische Schicht 716A umfassen (z.B. umfassend eine Grenzflächenschicht und eine dielektrische Schicht mit hoher Dielektrizitätszahl), die über Kanalgebieten 718 der Doppelfinnen des P-Typ FinFET 704 und über Kanalgebieten 720 der Doppelfinnen des N-Typ FinFET 710 gebildet sind, und eine Metallschicht 716B, die über der dielektrischen Schicht 716A gebildet ist. Die Logikvorrichtung 700 kann auch in verschiedenen Ausführungsformen Isoliergebiete 734 umfassen.
  • In manchen Fällen umfassen jeder des P-Typ FinFET 704 und des N-Typ FinFET 710 Source/Drain-Gebiete an Teilen der Doppelfinnenn neben dem und an einer Seite des Gates 716 und somit neben den und an einer Seite der Kanalgebiete 718, 720. In manchen Beispielen kann eine Vielzahl von Kontakten direkt (physisch) mit den Source/Drain-Gebieten verbunden sein. Zum Beispiel kann der P-Typ FinFET 704 einen Source-Kontakt 726 und einen Drain-Kontakt 728 umfassen, die mit entsprechenden Source/Drain-Gebieten des P-Typ FinFET 704 verbunden sind. Ebenso kann der N-Typ FinFET 710 einen Source-Kontakt 730 und einen Drain-Kontakt 732 umfassen, die mit entsprechenden Source/Drain-Gebieten des N-Typ FinFET 710 verbunden sind. In manchen Ausführungsformen ist die X-Teilung ‚X1‘ von einem linken Rand des Source-Kontakts 726 zu einem rechten Rand des Source-Kontakts 730 definiert.
  • In verschiedenen Ausführungsformen und in Bezug auf die Logikvorrichtung 700 von 7 und 8 wird festgehalten, dass die Doppelfinnen des N-Typ FinFET 710 (Finnen 714, 715) jeweils die erste Finnenbreite (W1) im Kanalgebiet 720 aufweisen und die Doppelfinnen des P-Typ FinFET 704 (Finnen 708, 709) jeweils die zweite Finnenbreite (W2) im Kanalgebiet 718 aufweisen. Wie oben besprochen und in Bezug auf die SRAM-Vorrichtung 400 von 5 und 6 weisen die PD Transistoren (z.B. die PD-1 und die PD-2 Transistoren) eine dritte Finnenbreite (W3) auf und die PU Transistoren (z.B. die PU-1 und die PU-2 Transistoren) weisen eine vierte Finnenbreite (W4) auf.
  • In manchen Ausführungsformen ist die erste Finnenbreite (W1) der Logikvorrichtung 700 um zumindest 5 % schmaler als die dritte Finnenbreite (W3) der SRAM-Vorrichtung 400 und die zweite Finnenbreite (W2) der Logikvorrichtung 700 ist um zumindest 5 % schmaler als die vierte Finnenbreite (W4) der SRAM-Vorrichtung 400. In manchen Fällen ist die erste Finnenbreite (W1) der Logikvorrichtung 700 um zumindest 10 % schmaler als die dritte Finnenbreite (W3) der SRAM-Vorrichtung 400. Beispielsweise können die Aktives Gebiet-Finnenbreite-Verhältnisse (z.B. für die Logikvorrichtung 700 und die SRAM-Vorrichtung 400) W3/W1 größer als 1,05 und W4/W2 größer als 1,05 umfassen. Der N-Typ FinFET 310 der Logikvorrichtung 700 hat die erste Endkappenlänge ‚E1‘ und die PD Transistoren (z.B. der PD-1 oder der PD-2 Transistor) der SRAM-Vorrichtung 400 haben die zweite Endkappenlänge ‚E2‘. In manchen Ausführungsformen ist die zweite Endkappenlänge ‚E2‘ um zumindest 10 % länger als die erste Endkappenlänge ‚E1‘. Außerdem weist die CMOS Struktur der Logikvorrichtung 700 (z.B. umfassend den P-Typ FinFET 704 und den N-Typ FinFET 710) einen ersten aktiven Gebietsraum ‚S1‘ zwischen den Kanalgebieten 718 des P-Typ FinFET 704 und den Kanalgebieten 720 des N-Typ FinFET 710 auf (z.B. zwischen der Finne 709 und der Finne 715). In verschiedenen Beispielen weist die SRAM-Vorrichtung 400 einen zweiten aktiven Gebietsraum ‚S2‘ zwischen dem PD-Kanalgebiet und PU-Kanalgebiet auf, wie oben beschrieben. In manchen Ausführungsformen ist der erste aktive Gebietsraum ‚S1‘ um zumindest 20 % größer als der zweite aktive Gebietsraum ‚S2‘. In Bezug auf die Einheitszelle 702 X-Teilung ‚X1‘, Y-Teilung ‚Y1‘ und die SRAM Einheitszelle 502 X-Teilung ‚X2‘, Y-Teilung ‚Y2‘ ist die X-Teilung ‚X1‘ im Wesentlichen dieselbe wie die X-Teilung ‚X2‘. In manchen Ausführungsformen kann die Y-Teilung ‚Y1‘ im Wesentlichen dieselbe oder größer sein als die Y-Teilung ‚Y2‘. Als solches kann in verschiedenen Beispielen ein Verhältnis der Y-Teilungen ‚Y1‘/‚Y2‘ gleich 1, 1,5, 2, 2,5 oder 3 sein. Ebenso ist in manchen Beispielen das dielektrische Material und/oder die Dicke des Gates (z.B. der dielektrischen Schicht 716A und/oder der dielektrischen Schicht 522A) der Logikvorrichtung 700 und der SRAM-Vorrichtung 400 im Wesentlichen dasselbe.
  • Als eine weitere Beschreibung der oben angeführten Offenbarung können die Finnenbreiten (W1-W4) innerhalb eines oberen Finnenteils, eines mittleren Finnenteils oder eines unteren Finnenteils definiert sein. Außerdem kann die Struktur des Gates (wie z.B. das Gate 316, 518, 520, 522, 524, 716) mehrere Materialstrukturen umfassen, die ausgewählt sind aus einer Gruppe, wie eine Poly-Gate/SiON-Struktur, einer Metall(e)/dielektrischen Struktur mit hoher Dielektrizitätszahl, einer Al/hochschmelzende(s) Metall(e)/dielektrischen Struktur mit hoher Dielektrizitätszahl, einer Silicid/dielektrischen Struktur mit hoher Dielektrizitätszahl oder einer Kombination davon. In manchen Ausführungsformen können die N-Typ FinFETs der Logikvorrichtungen 300, 700 und der SRAM-Vorrichtung 400 N-Typ dotierte (z.B. Phosphor (P31 oder andere), As oder beide) epitaktisch gezüchtete Source/Drain-Gebiete umfassen. In manchen Ausführungsformen haben die Logikvorrichtungen 300, 700 eine erste Source/Drain epi-Breite und die SRAM-Vorrichtung 400 hat eine zweite epi-Breite, wobei die zweite epi-Breite um zumindest 5 % breiter als die erste epi-Breite ist. In manchen Ausführungsformen können die P-Typ FinFETs der Logikvorrichtungen 300, 700 und der SRAM-Vorrichtung 400 P-Typ dotiertes (z.B. Bor, B11 oder andere) epitaktisch gezüchtete Source/Drain-Gebiete umfassen. In manchen Ausführungsformen weisen die Logikvorrichtungen 300, 700 eine dritte S/D epi-Breite auf und die SRAM-Vorrichtung 400 weist eine vierte epi-Breite auf, wobei die vierte epi-Breite um zumindest 5 % breiter als eine dritte epi-Breite ist. In manchen Ausführungsformen umfasst das Material des N-Typ dotierten Source/Drain Gebiets ein epi-Profil und das epi-Material kann ausgewählt sein aus einer Gruppe umfassend SiP, SiC, SiPC, SiAs Si, oder eine Kombination davon. In manchen Fällen umfasst das Material des P-Typ dotierten Source/Drain-Gebiets ein epi-Profil und das epi-Material kann ausgewählt sein aus einer Gruppe umfassend SiGe, SiGeC, Ge oder eine Kombination davon. In manchen Ausführungsformen können die Kontaktschichten (die z.B. die Source/Drain-Gebiete kontaktieren) mehrere Metallmaterialien umfassen, die aus einer Gruppe ausgewählt sein können, die Ti, TiN, TaN, Co, W, Al, Ru, Cu oder eine Kombination davon umfasst. In manchen Ausführungsformen kann das Substratmaterial der offenbarten Vorrichtungen aus einer Gruppe ausgewählt sein, die Masse-Si, SiP, SiGe, SiC, SiPC, Ge, SOI-Si, SOI-SiGe, III-VI Materialien, eine Kombination davon oder andere Materialien wie oben beschrieben umfasst. In manchen Ausführungsformen können die hier offenbarten Transistoren FinFET Strukturen umfassen, die ausgewählt sind aus einer Gruppe umfassend eine 2D-finFET Struktur, eine 3D-finFET Struktur oder eine Kombination davon.
  • Unter Bezugnahme nun auf 9 ist ein beispielhaftes allgemeines Verfahren 900 zur Herstellung einer Halbleitervorrichtung veranschaulicht (z.B. umfassend eine oder mehrere der Vorrichtungen 100, 200, 300, 400 oder 700) gemäß einer oder mehreren Ausführungsformen. Es ist klar, dass Teile des Verfahrens 900 und/oder der dadurch hergestellten Halbleitervorrichtung durch einen allgemein bekannten CMOS-Technologieprozess gebildet werden können und daher manche Prozesse hier nur kurz beschrieben sind.
  • Das Verfahren 900 beginnt bei Block 902, wo ein Substrat (wie z.B. ein Siliziumsubstrat) bereitgestellt ist. In manchen Beispielen kann das Substrat eine Reihe von Materialien und/oder Konfigurationen umfassen, wie oben in Bezug auf das Substrat 102 von 1 beschrieben. Das Verfahren 900 fährt mit Block 904 fort, wo Finnenstrukturen gebildet sind. In manchen Ausführungsformen umfasst eine Bildung der Finnenstrukturen ein Abscheiden einer ersten Gruppe von dielektrischen Schichten (z.B. mit einer Dicke zwischen etwa 100A-2000A) auf dem Substrat. Blindstrukturen können zum Beispiel dort gebildet werden, wo Fotolithografie- und Ätzschritte zum teilweisen Entfernen der ersten Gruppe von dielektrischen Schichten verwendet werden können, wobei ein Teil der ersten Gruppe von dielektrischen Schichten wie auch die Blindstrukturen zurückbleiben. In manchen Ausführungsformen wird dann eine zweite Gruppe von dielektrischen Schichten abgeschieden (z.B. mit einer Dicke zwischen etwa 20A-700A) und zurückgeätzt, um zumindest zwei Abstandhalter an gegenüberliegenden Seitenwänden der Blindstrukturen zu bilden. In manchen Fällen werden die Blindstrukturen entfernt (z.B. durch ein Nassätzen, ein Trockenätzen oder eine Kombination davon), sodass die Abstandhalter zurückbleiben. Ein Lithografieprozess kann durchgeführt werden, um einen ersten Finnenteil (z.B. einen Logikvorrichtung-Finnenteil oder einen SRAM-Vorrichtung-Finnenteil) freizulegen und ein zusätzlicher Ätzprozess kann zum Zurichten der Abstandhalterschicht CD durchgeführt werden. In manchen Ausführungsformen können die verbleibenden Abstandhalterschichten als eine Hartmaske verwendet werden, um das Si-Substrat teilweise zu entfernen. In manchen Fällen können ein weitere Lithografie- und Ätzprozess (z.B. Schichtschneideprozess) zur Entfernung von unnötigen Finnengebiet(en) durchgeführt werden. Nach Bildung der Finnenlinien fährt das Verfahren 900 mit Block 906 fort, wo Well- und Kanaldotierung durchgeführt werden kann. Danach fährt das Verfahren 900 mit Block 908 fort, wo eine Gate-Struktur gebildet wird. Beispielsweise kann die Gate-Struktur kann eine oder mehrere der oben besprochenen Gate Strukturen umfassene (z.B. umfassend eine dielektrische Gate-Schicht und eine Metallschicht über der dielektrischen Gate-Schicht). Das Verfahren 900 fährt dann mit Block 910 fort, wo Vorrichtungs-Source/Drain-Gebiete gebildet werden, wie die oben besprochenen Source/Drain-Gebiete. Das Verfahren 900 fährt dann mit Block 912 fort, wo Kontakte, Durchkontaktierungen und Metallzwischenverbindungsschichten gebildet werden können. In manchen Ausführungsformen kann das Verfahren 900 mit einer Weiterverarbeitung fortfahren, um verschiedene Merkmale und Gebiete zu bilden, die in der Technik bekannt sind.
  • Somit bieten die hier beschriebenen verschiedenen Ausführungsformen mehrere Vorteile gegenüber der bestehenden Technik. Es ist klar, dass nicht alle Vorteile unbedingt hier besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen erforderlich ist und andere Ausführungsformen andere Vorteile haben können. Zum Beispiel können hier besprochene Ausführungsformen Strukturen und Verfahren für die Co-Optimierung von Kern-(Logik-) Vorrichtungen und SRAM-Vorrichtungen umfassen. In verschiedenen Ausführungsformen kann eine Halbleitervorrichtung einzelne Vorrichtungsstrukturen umfassen, um sowohl Logikvorrichtungsanforderungen als auch SRAM-Anforderungen zu erfüllen. In manchen Fällen können Logiktransistoren eine schmale Finnen-CD für eine Verbesserung des Ion/Ioff-Verhältnisses haben und SRAM-Vorrichtungen können eine dickere Finne CD (z.B. verglichen mit den Logikvorrichtungen) haben, um ein Latch-up zu vermeiden (z.B. durch Bereitstellen eines verbesserten Well-Widerstands und einer Verbesserung des N+PW/NW, P+/NW/PW Isolierungsleckverlusts). In manchen Beispielen können Logiktransistoren eine kürzere Gate-Elektrodenendkappe für eine Reduktion der Kontakt-zu-Gate-Kapazität haben und SRAM-Vorrichtungen können eine längere Gate-Elektrodenendkappe zur Verbesserung von Vt-Stabilität und Vcc_min Reduktion haben. In manchen Ausführungsformen können Logiktransistoren breitere Well-Isolierungsraumregeln (z.B. N+ OD zu N_Well, P+OD zu P_Well) zur Verbesserung von Latch-up und Well-Isolierungsleckverlust aufweisen und SRAM-Vorrichtungen können schmale Well-Isolierungsraumregeln zur Zellgrößenreduktion durchsetzen (reduzieren) (z.B. N+ OD zu N_Well, P+OD zu P_Well). Im Allgemeinen stellen die verschiedenen, hier offenbarten Ausführungsformen eine gleichzeitige Optimierung einer Logikvorrichtungsleistung, SRAM-Zellenskalierung und eines Herstellungsprozessspielraums bereit. Zusätzliche Ausführungsformen und Vorteile sind für Fachleute auf dem Gebiet in Besitz dieser Offenbarung offensichtlich.
  • Somit beschreibt eine der Ausführungsformen der vorliegenden Offenbarung eine Halbleitervorrichtung, die einen Logikteil und einen Speicherteil umfasst. In manchen Ausführungsformen ist eine Logikvorrichtung innerhalb des Logikteils angeordnet. In manchen Fällen umfasst die Logikvorrichtung einen Einzelfinnen-FinFET von N-Typ und einen Einzelfinnen-FinFET von P-Typ. In manchen Beispielen ist eine statische Direktzugriffspeicher-(SRAM) Vorrichtung im Speicherteil angeordnet ist. Die SRAM-Vorrichtung umfasst ein N-Well-Gebiet, das zwischen zwei P-Well-Gebieten angeordnet ist, wo die zwei P-Well-Gebiete einen N-Typ FinFET-Pass-Gate (PG) Transistor und einen N-Typ FinFET Pull-down (PD) Transistor umfassen und wo das N-Well-Gebiet einen P-Typ FinFET Pull-up (PU) Transistor umfasst.
  • In einer anderen der Ausführungsformen ist eine Schaltung besprochen, die ein erstes Schaltungsgebiet und ein zweite Schaltungsgebiet umfasst. In manchen Ausführungsformen ist eine Logikschaltung im ersten Schaltungsgebiet angeordnet. In manchen Fällen umfasst die Logikschaltung einen Doppelfinnen-FinFET von N-Typ und einen Doppelfinnen-FinFET von P-Typ. In verschiedenen Ausführungsformen ist eine Speicherschaltung im zweiten Schaltungsgebiet angeordnet. In manchen Beispielen umfasst die Speicherschaltung eine erste Vielzahl von Einzelfinnen-FinFETs von N-Typ und eine zweite Vielzahl von Einzelfinnen-FinFETs von P-Typ.
  • In einer weiteren der Ausführungsformen ist eine Halbleitervorrichtung besprochen, die eine Vielzahl von Logikteilen und eine Vielzahl von Speicherteilen umfasst, die auf einem Substrat angeordnet sind. In manchen Beispielen ist eine Vielzahl von CMOS-Vorrichtungen in der Vielzahl von Logikteilen angeordnet, wo jede CMOS-Vorrichtung einen Einzelfinnen-FinFET von N-Typ mit einer ersten Finnenbreite (W1) und einen Einzelfinnen-FinFET von P-Typ mit einem zweiten Finnenbreite (W2) umfasst. In manchen Ausführungsformen ist eine Vielzahl von statischen Direktzugriffspeicher- (SRAM) Vorrichtungen in der Vielzahl von Speicherteilen angeordnet, wo die Vielzahl von SRAM-Vorrichtungen in einer Vielzahl von Reihen und Spalten angeordnet ist. In manchen Fällen umfasst jede SRAM-Vorrichtung einen N-Typ FinFET-Pass-Gate (PG) Transistor und einen N-Typ FinFET Pull-down (PD) Transistor, die in einem P-Well-Gebiet angeordnet sind, und einen P-Typ FinFET Pull-up (PU) Transistor, der in einem N-Well-Gebiet ist. In manchen Ausführungsformen weist der N-Typ FinFET PD Transistor eine dritte Finnenbreite (W3) auf und der P-Typ FinFET-PU-Transistor weist eine vierte Finnenbreite (W4) auf. In verschiedenen Beispielen ist die erste Finnenbreite (W1) schmaler als die dritte Finnenbreite (W3).

Claims (17)

  1. Halbleitervorrichtung, umfassend: einen Logikteil und einen Speicherteil; eine Logikvorrichtung (300, 700), die in dem Logikteil angeordnet ist, wobei die Logikvorrichtung (300, 700) einen Einzelfinnen-FinFET vom N-Typ (310) und einen Einzelfinnen-FinFET vom P-Typ (304) umfasst; und eine statische Direktzugriffspeicher-Vorrichtung, SRAM-Vorrichtung (400), die in dem Speicherteil angeordnet ist, wobei die SRAM-Vorrichtung (400) ein N-Well-Gebiet (504, 706) umfasst, das zwischen zwei P-Well-Gebieten (506, 508) angeordnet ist, wobei die zwei P-Well-Gebiete (506, 508) einen N-Typ FinFET-Pass-Gate-Transistor, PG-Transistor (PG-1), und einen N-Typ FinFET-Pull-down-Transistor, PD-Transistor (PD-1), aufweisen, und wobei das N-Well-Gebiet (504, 706) einen P-Typ FinFET-Pull-up-Transistor, PU-Transistor (PU-1, PU2), aufweist, wobei ein erstes Gate (316), das über dem Einzelfinnen-FinFET von N-Typ (310) gebildet ist, eine erste Endkappenlänge ‚E1‘ aufweist, und wobei ein zweites Gate (518, 522), über dem N-Typ FinFET PD Transistor (PD-1) gebildet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Logikvorrichtung (300, 700) einen Umrichter (210, 220), ein UND-Gate, ein NAND-Gate, ein ODER-Gate, ein NOR-Gate, einen Flip-Flop, eine Abtastlogik oder Kombinationslogik aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Logikvorrichtung (300, 700) einen ersten aktiven Gebietsraum ‚S1‘ zwischen einem Kanalgebiet (320) des Einzelfinnen-FinFET vom N-Typ (310) und einem Kanalgebiet (318) des Einzelfinnen-FinFET von P-Typ hat, und wobei die SRAM-Vorrichtung (400) einen zweiten aktiven Gebietsraum ‚S2‘ zwischen einem PD-Kanalgebiet (528) und einem PU-Kanalgebiet (530) hat.
  4. Halbleitervorrichtung nach Anspruch 3, wobei der erste aktive Gebietsraum ‚S1‘ um zumindest 20 % größer als der zweite aktive Gebietsraum ‚S2‘ ist.
  5. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die zweite Endkappenlänge ‚E2‘ um zumindest 10 % länger als die erste Endkappenlänge ‚E1‘ ist.
  6. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei ein Endkappenlängenverhältnis E2/E1 größer als 1,1 ist.
  7. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Logikvorrichtung (300, 700) eine erste Einheitszelle (302) mit einer ersten X-Teilung ‚X1‘ und einer ersten Y-Teilung ‚Y1‘ umfasst, wobei die SRAM-Vorrichtung (400) eine zweite Einheitszelle (502) mit einer zweiten X-Teilung ‚X2‘ und einer zweiten Y-Teilung ‚Y2‘ aufweist, und wobei die erste X-Teilung ‚X1‘ dieselbe ist wie die zweiten X-Teilung ‚X2‘.
  8. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei der N-Typ FinFET-PG-Transistor (PG-1) und der N-Typ FinFET-PD-Transistor (PD-1) einen Einzelfinnen-FinFET von N-Typ umfassen, und wobei der P-Typ FinFET-PU-Transistor (PU-1, PU-2) einen Einzelfinnen-FinFET von P-Typ umfasst.
  9. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei der Einzelfinnen-FinFET vom N-Typ (310) eine erste Finnenbreite, W1, in einem ersten Kanalgebiet (318) aufweist, wobei der Einzelfinnen-FinFET vom P-Typ eine zweite Finnenbreite, W2, in einem zweiten Kanalgebiet (318) aufweist, wobei der N-Typ FinFET-PD-Transistor (PD-1) eine dritte Finnenbreite, W3, in einem dritten Kanalgebiet (528) aufweist und wobei der P-Typ FinFET-PU-Transistor (PU-1) eine vierte Finnenbreite, W4, in einem vierten Kanalgebiet (530) aufweist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die ersten Finnenbreite, W1, um zumindest 5 % schmaler als die dritte Finnenbreite, W3, ist, und wobei die zweite Finnenbreite, W2, um zumindest 5 % schmaler als die vierte Finnenbreite, W4, ist.
  11. Halbleitervorrichtung nach Anspruch 9, wobei ein erstes Finnenbreitenverhältnis W3/W1 größer als 1,05 ist, und wobei ein zweites Finnenbreitenverhältnis W4/W2 größer als 1,05 ist.
  12. Schaltung, umfassend: ein erstes Schaltungsgebiet und ein zweites Schaltungsgebiet; eine Logikschaltung, die in dem ersten Schaltungsgebiet angeordnet ist, wobei die Logikschaltung einen Doppelfinnen-FinFET vom N-Typ (710) und einen Doppelfinnen-FinFET vom P-Typ (704) umfasst; eine Speicherschaltung, die in dem zweiten Schaltungsgebiet angeordnet ist, wobei die Speicherschaltung eine erste Vielzahl von Einzelfinnen-FinFETs vom N-Typ und eine zweite Vielzahl von Einzelfinnen-FinFETs vom P-Typ umfasst; und wobei ein erstes Gate (716), das über dem Doppelfinnen-FinFET von N-Typ (710) gebildet ist, eine erste Endkappenlänge ‚E1‘ aufweist, wobei ein zweites Gate (522), das über einem N-Typ FinFET PD Transistor der Speicherschaltung gebildet ist, eine zweite Endkappenlänge ‚E2‘ hat, und wobei die zweite Endkappenlänge ‚E2‘ um zumindest 10 % länger als die erste Endkappenlänge ‚E1‘ ist.
  13. Halbleitervorrichtung nach Anspruch 12, wobei Speicherschaltung eine Vielzahl von statischen Direktzugriffspeicher-Einheitszellen, SRAM-Einheitszellen (502), umfasst, die in einer Vielzahl von Spalten und Zeilen angeordnet sind.
  14. Halbleitervorrichtung nach Anspruch 13, wobei jede SRAM Einheitszelle (502) der Vielzahl von SRAM Einheitszellen (502) ein N-Well-Gebiet (504) umfasst, das zwischen zwei P-Well-Gebieten (506, 508) angeordnet ist, wobei die zwei P-Well-Gebiete (506, 508) einen N-Typ FinFET-Pass-Gate-Transistor, PG-Transistor, und einen N-Typ FinFET Pull-down-Transistor, PD-Transistor, umfassen, und wobei das N-Well-Gebiet (504) einen P-Typ FinFET Pull-up-Transistor, PU-Transistor, umfasst.
  15. Halbleitervorrichtung nach einem der Ansprüche 12 bis 14, wobei die Logikschaltung einen ersten aktiven Gebietsraum ‚S1‘ zwischen einem Kanalgebiet (710) des Doppelfinnen-FinFET vom N-Typ (710) und einem Kanalgebiet (718) des Doppelfinnen-FinFET vom P-Typ (704) hat, wobei eine SRAM-Vorrichtung (400) der Speicherschaltung einen zweiten aktiven Gebietsraum ‚S2‘ zwischen einem PD-Kanalgebiet (528) und einem PU-Kanalgebiet (530) hat, und wobei der erste aktive Gebietsraum ‚S1‘ um zumindest 20 % größer als der zweite aktive Gebietsraum ‚S2‘ ist.
  16. Halbleitervorrichtung nach einem der Ansprüche 12 bis 15, wobei der Doppelfinnen-FinFET vom N-Typ (710) eine erste Finnenbreite, W1, in einem ersten Kanalgebiet (720) aufweist, wobei der N-Typ FinFET-PD-Transistor eine dritte Finnenbreite, W3, in einem dritten Kanalgebiet (528) aufweist, und wobei die erste Finnenbreite, W1, um zumindest 10 % schmaler als die dritte Finnenbreite, W3, ist.
  17. Halbleitervorrichtung, umfassend: eine Vielzahl von Logikteilen und eine Vielzahl von Speicherteilen, die auf einem Substrat (102) angeordnet sind; eine Vielzahl von CMOS-Vorrichtungen, die in der Vielzahl von Logikteilen angeordnet sind, wobei jede CMOS-Vorrichtung einen Einzelfinnen-FinFET vom N-Typ (310) mit einer ersten Finnenbreite, W1, und einen Einzelfinnen-FinFET vom P-Typ (304) mit einer zweiten Finnenbreite, W2, aufweist; und eine Vielzahl von statischen Direktzugriffspeicher-Vorrichtungen, SRAM-Vorrichtungen (400), die in der Vielzahl von Speicherteilen angeordnet ist, wobei die Vielzahl von SRAM-Vorrichtungen (400) in einer Vielzahl von Reihen und Spalten angeordnet ist, wobei jede SRAM-Vorrichtung (400) einen N-Typ FinFET-Pass-Gate-Transistor, PG-Transistor, und einen N-Typ FinFET-Pull-down-Transistor, PD-Transistor, die in einem P-Well-Gebiet (506, 508) angeordnet sind, und einen P-Typ FinFET Pull-up Transistor, PU Transistor, der in einem N-Well-Gebiet (504) angeordnet ist, aufweist, wobei der N-Typ FinFET-PD-Transistor eine dritte Finnenbreite, W3, aufweist, wobei der P-Typ FinFET-PU-Transistor eine vierte Finnenbreite, W4, aufweist, und wobei die erste Finnenbreite, W1, schmaler als die dritte Finnenbreite, W3, ist, wobei jede CMOS-Vorrichtung einen ersten aktiven Gebietsraum ‚S1‘ zwischen einem Kanalgebiet des Einzelfinnen-FinFET von N-Typ und einem Kanalgebiet des Einzelfinnen-FinFET von P-Typ hat, wobei jede SRAM-Vorrichtung (400) einen zweiten aktiven Gebietsraum ‚S2‘ zwischen einem PD-Kanalgebiet und einem PU-Kanalgebiet hat, wobei der erste aktive Gebietsraum ‚S1‘ um zumindest 20 % größer als der zweite aktive Gebietsraum ‚S2‘ ist; und wobei ein erstes Gate, das über dem Einzelfinnen-FinFET von N-Typ gebildet ist, eine erste Endkappenlänge ‚E1‘ aufweist, wobei ein zweites Gate, das über dem N-Typ FinFET-PD-Transistor gebildet ist, eine zweite Endkappenlänge ‚E2‘ aufweist, und wobei die zweite Endkappenlänge ‚E2‘ um zumindest 10 % länger als die erste Endkappenlänge ‚E1‘ ist.
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