DE102013103400B4

DE102013103400B4 - Sram-zelle, die finfets umfasst

Info

Publication number: DE102013103400B4
Application number: DE102013103400.4A
Authority: DE
Inventors: Jhon-Jhy Liaw
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2012-11-30
Filing date: 2013-04-05
Publication date: 2014-07-17
Anticipated expiration: 2033-04-06
Also published as: KR101459220B1; CN103854696B; TW201421617A; DE102013103400A1; TWI523152B; US8779528B2; CN103854696A; KR20140070311A; DE102013022270A1; US20140151811A1; DE102013022270B4

Abstract

Eine statische Random-Access-Memory-(SRAM)-Zelle umfasst einen ersten Pull-up-Fin-Feldeffekttransistor (FinFET) und einen zweiten Pull-up-FinFET und einen ersten Pull-down-FinFET und einen zweiten Pull-down-FinFET, die über Kreuz verbundene Inverter mit dem ersten Pull-up-FinFET und dem zweiten Pull-up-FinFET bilden. Ein erster Schalt-FinFET ist mit Drains des ersten Pull-up-FinFETs und des zweiten Pull-down-FinFETs verbunden. Ein zweiter Schalt-FinFET ist mit Drains des zweiten Pull-up-FinFETs und des zweiten Pull-down-FinFETs verbunden, wobei der erste und der zweite Schalt-FinFET p-FinFETs sind. Ein p-Wannenbereich liegt in einem zentralen Bereich der SRAM-Zelle und liegt unter dem ersten und dem zweiten Pull-down-FinFET. Ein erster und ein zweiter n-Wannenbereich liegen auf entgegengesetzten Seiten des p-Wannenbereichs.

Description

HINTERGRUND
Statischer Direktzugriffsspeicher oder Random Access Memory (Static Random Access Memory, SRAM) wird allgemein in integrierten Schaltkreisen verwendet. SRAM-Zellen haben die vorteilhafte Eigenschaft, dass sie Daten aufnehmen, ohne dass eine Notwendigkeit des Auffrischen besteht. Mit den zunehmend anspruchsvollen Anforderungen an die Geschwindigkeit von integrierten Schaltkreisen wurden auch die Lesegeschwindigkeit und die Schreibgeschwindigkeit von SRAM-Zellen immer wichtiger.
Die US 2012/0230088 A1 zeigt eine Schaltung einer SRAM-Zelle, die grundsätzlich ähnlich ist wie die Schaltung gemäß dem Patentanspruch 1. Sie gibt jedoch keine Anregung für ein Layout der SRAM-Zelle.
Die US 2012/0 299 106 A1 zeigt ein Zellen-Layout mit zwei Finnen, die über einen Kontakt verbunden sind.
Die Erfindung sieht SRAM-Zellen gemäß Anspruch 1, Anspruch 6 und Anspruch 12 vor. Ausgestaltungen der Zelle sind in den abhängigen Ansprüchen angegeben.
Durch das Hinzufügen von mehreren Finnen für die Schalt-FinFETs und die Pull-up-FinFETs kann die Geschwindigkeit der SRAM-Zelle verbessert werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Für ein vollständigeres Verständnis der Ausführungen und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beigefügten Zeichnungen Bezug genommen, wobei
1 und 2 Schaltpläne einer statischen Random-Access-Memory-(SRAM)-Zelle in Übereinstimmung mit beispielhaften Ausführungen zeigen;
3 eine perspektivische Ansicht eines Fin-Feldeffekttransistors (FinFET) zeigt;
4 einen schematischen Schnitt zeigt, der Schichten einer SRAM-Zelle darstellt;
5–8 Schaltungsanordnungen einiger beispielhafter SRAM-Zellen zeigen (die 5, 7 und 8 sind kein Ausführungsbeispiel der beanspruchten Erfindung, 6 zeigt eine erfindungsgemäße SRAM-Zelle);
9 einen Schaltplan einer Zwei-Anschluss-SRAM-Zelle in Übereinstimmung mit beispielhaften Ausführungen zeigt; und
10 eine Schaltungsanordnung der Zwei-Anschluss-SRAM-Zelle von 9 in Übereinstimmung mit beispielhaften Ausführungen zeigt.
DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
Die Herstellung und Verwendung der Ausgestaltungen der Offenbarung werden unten im Detail behandelt.
Es wird eine statische Random-Access-Memory-(SRAM)-Zelle in Übereinstimmung mit verschiedenen beispielhaften Ausführungen angegeben. Die Varianten der Ausführungen werden behandelt. Überall in den verschiedenen Ansichten und erläuternden Ausführungen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
Die 1 stellt einen Schaltplan einer SRAM-Zelle 10 in Übereinstimmung mit manchen Ausführungen dar. Die SRAM-Zelle 10 umfasst Schalttransistoren („Pass Gate Transistors”) PG-1 und PG-2, Pull-up-Transistoren PU-1 und PU-2, die p-Metalloxid-Halbleiter-(P-Type Metal-Oxide-Semiconductor, PMOS)-Transistoren sind, und Pull-down-Transistoren PD-1 und PD-2, die n-Metalloxid-Halbleiter-(N-Type Metal-Oxide-Semiconductor, NMOS)-Transistoren sind. Die Schalttransistoren PG-1 und PG-2 sind p-Transistoren in Übereinstimmung mit manchen Ausführungen. Die Gates der Schalttransistoren PG-1 und PG-2 sind mit einer Wortleitung WL verbunden und durch diese gesteuert, die bestimmt, ob die SRAM-Zelle 10 ausgewählt ist oder nicht. Ein Flipflop (Latch), der aus den Pull-up-Transistoren PU-1 und PU-2 und den Pull-down-Transistoren PD-1 und PD-2 gebildet ist, speichert ein Bit, wobei die komplementären Werte des Bits in einem Speicherknoten 110 und einem Speicherknoten 112 gespeichert werden. Das gespeicherte Bit kann durch die Bitleitung (BL) und die Bitleitungs-Schiene (Bit Line Bar, BLB) in die SRAM-Zelle 10 geschrieben oder aus ihr gelesen werden, wobei die BL und die BLB komplementäre Bitleitungssignale übertragen können. Die SRAM-Zelle 10 wird durch einen positiven Spannungsversorgungsknoten Vdd mit Strom versorgt, der eine positive Versorgungsspannung aufweist (auch als Vdd bezeichnet). Die SRAM-Zelle 10 ist auch mit der Versorgungsspannung Vss verbunden, die elektrische Erde sein kann.
Die Sources der Pull-up-Transistoren PU-1 und PU-2 sind mit CVdd-Nodel (CVdd-Knoten1) bzw. CVdd-Node2 verbunden, die weiter mit der Versorgungsspannung Vdd verbunden sind. Die Versorgungsspannung Vdd kann durch die Metallleitung CVdd übertragen werden. Die Sources der Pull-down-Transistoren PD-1 und PD-2 sind mit CVss-Node1 bzw. CVss-Node2 verbunden, die weiter mit der Versorgungsspannung Vss verbunden sind. Die Spannung Vss kann durch eine Metallleitung CVss übertragen werden. Die Gates der Transistoren PU-1 und PD-1 sind mit den Drains der Transistoren PU-2 und PD-2 verbunden, deren Verbindungsknoten den Speicherknoten 110 bildet. Die Gates der Transistoren PU-2 und PD-2 sind mit den Drains der Transistoren PU-1 und PD-1 verbunden, deren Verbindungsknoten den Speicherknoten 112 bildet. Ein Source/Drain-Bereich des Schalttransistors PG-1 ist mit der Bitleitung BL an einem Bitleitungsknoten verbunden. Ein Source/Drain-Bereich des Schalttransistors PG-2 ist mit der Bitleitungs-Schiene BLB an einem Bitleitungs-Schienen-Knoten verbunden.
Die 2 stellt einen alternativen Schaltplan der SRAM-Zelle 10 dar, wobei die Transistoren PU-1 und PD-1 in der 1 als ein erster Inverter Inverter-1 wiedergegeben sind und die Transistoren PU-2 und PD-2 als ein zweiter Inverter Inverter-2 wiedergegeben sind. Der Ausgang des ersten Inverters Inverter-1 ist mit dem Transistor PG-1 und dem Eingang des zweiten Inverters Inverter-2 verbunden. Der Ausgang des zweiten Inverters Inverter-2 ist mit dem Transistor PG-2 und dem Eingang des zweiten Inverters Inverter-2 verbunden.
Die 3 stellt eine perspektivische Ansicht eines FinFET-Transistors 120 dar, der jeder der Einzelgrat FinFETs in der SRAM-Zelle 10 sein kann. Der FinFET 120 umfasst ein Gate-Dielektrikum 117, eine Gate-Elektrode 114 und einen Halbleitergrat oder Halbleiter-Finne, der einen zentralen Gratbereich 115, einen Drain-Bereich 113 und einen Source-Bereich 116 umfasst. Isolierbereiche 118 sind auf entgegengesetzten Seiten des Halbleiterbandes 119 ausgebildet, über dem der Gratbereich 115 angeordnet ist. Der Gratbereich 115 kann in manchen beispielhaften Ausführungen an dem Halbleiterband 119 ausgerichtet sein und ein gleiches Material wie dieses umfassen. Der Gratbereich 115, der Drain-Bereich 113 und der Source-Bereich 116 zusammen bilden die Halbleitergrate 14, 20, 34 und/oder 40 (beispielsweise in den 5 bis 8) in den gesamten Schaltungsanordnungen der vorliegenden Offenbarung. Die Isolierbereiche 118 können Flache-Graben-Isolier-(Shallow Trench Isolation, STI)-Bereiche sein, obwohl Feldoxid-Bereiche verwendet werden können.
Das Gate-Dielektrikum 117 und die Gate-Elektrode 114 umfassen Teile der Seitenwände und eine obere Fläche des Gratbereichs 115. Somit umfasst der Kanal zwischen dem Drain-Bereich 113 und dem Source-Bereich 116 Seitenwand-Teile und den oberen Oberflächenbereich des Halbleitergrates 115.
In manchen Ausführungen werden der Drain-Bereich 113 und der Source-Bereich 116 der p-FinFETs PG-1, PG-2, PU-1 und PU-2 ausgebildet, indem Randbereiche des Halbleitergrates mit einem p-Fremdstoff, wie etwa Bor, Indium oder Ähnlichem, implantiert werden. In alternativen Ausführungen werden der Drain-Bereich 113 und der Source-Bereich 116 ausgebildet, indem Randbereiche des ursprünglichen Grates (wie etwa der Grate 14 und 34 in den 5 bis 8) geätzt werden, um Vertiefungen auszubilden und Epitaxiebereiche in den Vertiefungen zu ziehen. Die Epitaxiebereiche können Si, SiGe, SiGe C, Ge oder Kombinationen hiervon umfassen. Demnach können in der 3 der Drain-Bereich 113 und die Source-Bereiche 116 in manchen beispielhaften Ausführungen Silizium-Germanium umfassen, während das darunter liegende Halbleiterband aus Siliziumbändern bestehen kann. P-Fremdstoffe können in situ während der Epitaxie in dem Source- und dem Drain-Bereich dotiert werden. Indem die Epitaxiebereiche ausgebildet werden, können die Ansteuerströme Ion der Schalt-FinFETs PU-1 und PU-2 um mindestens 5% oder mehr stärker sein als die Ansteuerströme Ion der Pull-down-Transistoren PD-1 und PD-2.
Die 4 stellt einen schematischen Schnitt der SRAM-Zelle 10 dar, deren Schichten auf einem Halbleiterchip oder -wafer ausgebildet sind. Man beachte, dass die 4 schematisch dargestellt ist, um verschiedene Ebenen von Verbindungsstrukturen und Transistoren zu zeigen, und möglicherweise die wirkliche Schnittsansicht der SRAM-Zelle 10 nicht wiedergibt. Die Verbindungsstruktur umfasst eine Gatekontakt-Ebene, eine OD-Ebene (wobei der Begriff „OD” den „aktiven Bereich” bezeichnet), Kontaktloch-(„Via”)-Ebenen Via_0, Via_1 und Via_2 und Metallschichten M1, M2 und M3. Jede der Ebenen und Schichten umfasst eine oder mehrere dielektrische Schichten und die leitenden Elemente, die darin ausgebildet sind. Die leitenden Elemente, die auf der selben Ebene liegen, können Oberseiten aufweisen, die im Wesentlichen gleich hoch sind, sei können untere Flächen aufweisen, die im Wesentlichen gleich hoch sind, und sie können gleichzeitig ausgebildet werden. Die Elemente in der Gatekontakt-Ebene verbinden Gate-Elektroden von Transistoren (wie etwa der dargestellten beispielhaften Transistoren PU-1 und PU-2) mit einer darüber liegenden Ebene, wie etwa der Via_0-Ebene. Die Elemente in der OD-Ebene verbinden Source- und Drain-Bereiche von Transistoren, Ansprechbereiche von Wannen-Bereichen und Ähnliches mit einer darüber liegenden Ebene, wie etwa der Via_0-Ebene.
Die 5 stellt eine nicht erfindungsgemäße Schaltungsanordnung der SRAM-Zelle dar. Die äußeren Ränder der SRAM-Zelle 10 sind mittels gestrichelter Linien dargestellt, die ein Rechteck bilden. Die Knoten CVdd-Node1, CVdd-Node2, CVss-Node1, CVss-Node2, Bitleitungsknoten und Bitleitungs-Schienenknoten, die in der 1 gezeigt sind, sind auch in der 5 dargestellt. Es sind auch manche anderen Knoten, wie etwa Wortleitungskontakte, in der 5 dargestellt. Die Gate-Elektrode 16 bildet den Pull-up-Transistor PU-1 mit dem darunter liegenden Halbleitergrat 14. Die Gate-Elektrode 16 bildet weiter den Pull-down-Transistor PD-1 mit dem darunter liegenden Halbleitergrat 20. Die Gate-Elektrode 18 bildet den Schalttransistor PG-1 mit dem darunter liegenden Halbleitergrat 14, der der selbe Grat ist, der auch den Pull-up-Transistor PU-1 bildet. Die Gate-Elektrode 36 bildet den Pull-up-Transistor PU-2 mit dem darunter liegenden Halbleitergrat 34. Die Gate-Elektrode 36 bildet weiter den Pull-down-Transistor PD-2 mit dem darunter liegenden Halbleitergrat 40. Die Gate-Elektrode 38 bildet den Schalttransistor PG-2 mit dem darunter liegenden Halbleitergrat 34, der der selbe Grat ist, der auch den Pull-up-Transistor PU-2 bildet.
Die SRAM-Zelle 10 umfasst einen p-Wannenbereich und zwei n-Wannenbereiche („N-Well Regions”) N-Well-1 und N-Well-2 auf entgegengesetzten Seiten des p-Wannenbereichs. Ein erster abgestumpfter („butted”) Kontaktstöpsel Butt-CO wird verwendet, um die Gate-Elektrode 36 der Transistoren PU-2 und PD-2 mit dem Drain-Bereich des Transistors PD-1 elektrisch zu verbinden, und ein zweiter abgestumpfter Kontaktstöpsel Butt-CO wird verwendet, um die Gate-Elektrode 16 der Transistoren PU-1 und PD-1 mit dem Drain-Bereich des Transistors PD-2 elektrisch zu verbinden. Die abgestumpften Kontakte Butt-CO sind in der Kontaktebene und der OD-Ebene in 4 ausgebildet. Ein langer Kontakt 24 wird verwendet, um den Grat 14 (den Drain-Bereich des FinFETs PU-1) mit dem Grat 20 und dem ersten abgestumpften Kontakt Butt-CO zu verbinden, wobei der lange Kontakt 24 und der erste abgestumpfte Kontakt Butt-CO den Speicherknoten 110 bilden (siehe auch die 1). Der lange Kontakt 24 weist eine Längsrichtung auf, die rechtwinklig zu den Längsrichtungen der Grate 14, 20, 34 und 40 ist. Ein langer Kontakt 44 wird verwendet, um den Grat 34 (den Drain-Bereich des FinFETs PU-2) mit dem Grat 40 und dem zweiten abgestumpften Kontakt Butt-CO zu verbinden, wobei der lange Kontakt 44 und der zweite abgestumpfte Kontakt Butt-CO den Speicherknoten 112 bilden (siehe auch die 1). Der lange Kontakt 44 hat eine Längsrichtung, die parallel zu der Längsrichtung des langen Kontakts 24 ist.
Die 6 bis 8 stellen die Schaltungsanordnungen der SRAM-Zelle 10 in Übereinstimmung mit Ausführungen der Erfindung sowie nicht erfindungsgemäße Beispiele dar. Wenn es nicht anderweitig angezeigt ist, sind Komponenten in nachfolgend behandelten Ausführungen im Wesentlichen die gleichen wie die ähnlichen Komponenten, die mit gleichen Bezugszeichen in den Ausführungen, die in den 1 bis 5 gezeigt sind, bezeichnet sind. Die Details, die Komponenten betreffen, die in den nachfolgend behandelten Ausführungen gezeigt sind, können somit in der Erläuterung der Ausführung gefunden werden, die in den 1 bis 5 gezeigt ist.
Die 6 stellt eine SRAM-Zelle 10 dar, die den Ausführungen in der 5 ähnelt, außer dass jeder der p-FinFETs PG-1, PU-1 ein Mehrgrat-FinFET ist und PG-2 und PU-2 ein Mehrgrat-FinFET sein kann, der eine Mehrzahl (wie etwa zwei, drei, vier oder mehr) von Halbleitergraten umfasst. Die Pull-down-FinFETs PD-1 und PD-2 können Eingrat-FinFETs sein, wobei jeder einen einzigen Halbleitergrat (20 oder 40) umfasst, obwohl sie auch Mehrgrat-FinFETs sein können. Jeder der p-FinFETs PG-1 und PU-1 umfasst beispielsweise, wie in der 6 gezeigt ist, zwei Grate 14, die als 14-1 und 14-2 bezeichnet sind, und jeder der p-FinFETs PG-2 und PU-2 umfasst zwei Grate 34, die als 34-1 und 34-2 bezeichnet sind. Durch das Hinzufügen von mehr Graten werden die Ströme Ion der p-FinFETs PG-1, PU-1, PG-2 und PU-2 verbessert, und somit wird die Geschwindigkeit der SRAM-Zelle 10 verbessert. Wiederum umfasst die 6 die SRAM-Zelle 10, die einen p-Wannenbereich, der zwischen zwei n-Wannenbereichen N-Well-1 und N-Well-2 ausgebildet ist, umfasst.
Die 7 stellt eine SRAM-Zelle 10 dar, wobei jeder der Pull-up-FinFETs PU-1 und PU-2 zwei Grate 14-1 und 14-2 umfasst. Die Schalt-FinFETs PG-1 und PG-2 sind jedoch Einzelgrat-FinFETs. Die Pull-down-FinFETs PD-1 und PD-2 können Einzelgrat-FinFETs sein, obwohl sie auch Mehrgrat-FinFETs sein können. Die 8 stellt eine Ausführung ähnlich der Ausführung in 7 dar, außer dass in der 7 der Grat 34-1, der näher an dem p-Wannenbereich liegt, nicht die darunter liegende Gate-Elektrode 38 erweitert und der Grat 34-2, der weiter von der p-Wanne entfernt ist, die darunter liegende Gate-Elektrode 38 erweitert. In der 8 erweitert jedoch der Grat 34-1 die darunter liegende Gate-Elektrode 38 und der Grat 34-2 erweitert die darunter liegende Gate-Elektrode 38 nicht. Ähnlich haben die Grate 14-1 und 14-2 in den 7 und 8 ähnliche Anordnungen wie die Grate 34-1 bzw. 34-2.
Die 9 stellt einen Schaltplan einer Zwei-Anschluss-SRAM-Zelle 10' dar, die einen Schreibanschluss und einen Leseanschluss umfasst. Der Schreibanschluss umfasst Inverter Inverter-1 und Inverter-2, die im Wesentlichen die gleichen wie die Inverter Inverter-1 und Inverter-2 in 2 sind, wobei der Inverter Inverter-1 die FinFETs PU-1 und PD-1 in 1 und der Inverter Inverter-2 die FinFETs PU-2 und PD-2 in 1 umfasst. Der Schreibanschluss umfasst weiter p-Schalt-FinFETs W_PG-1 und W_PG-2, wobei die Gates der FinFETs W_PG-1 und W_PG-2 verbunden sind, um auf die Wortleitung W-WL zu schreiben. Das Schreiben der SRAM-Zelle 10' geschieht durch komplementäres Schreiben der Bitleitungen W-BL und W-BLB. Der Leseanschluss umfasst die Inverter Inverter-1 und Inverter-2, den Pull-up-Transistor R_PU und den Schalttransistor R_PG. Die Transistoren R_PU und R_PG sind p-Transistoren und können FinFETs sein, die eine Struktur aufweisen, die der ähnelt, die in der 3 gezeigt ist. Die Daten, die von der SRAM-Zelle ausgelesen werden, werden gesendet, um die Bitleitung R-BL zu lesen. Der Transistor R_PU ist weiter mit der positiven Spannungsquelle CVdd und entweder mit dem Eingang des Inverters Inverter-1 oder mit dem Eingang des Inverters Inverter-2 verbunden. Die Transistoren R_PU und R_PG sind hintereinander geschaltet. Das Gate des Transistors R-PG kann verbunden sein, um die Wortleitung WL zu lesen.
Die 10 stellt eine beispielhafte Schaltungsanordnung der Zwei-Anschluss-SRAM-Zelle 10' dar, die einen p-Wannenbereich umfasst, der zwischen zwei n-Wannenbereichen N-Well-1 und N-Well-2 angeordnet ist. Die p-FinFETs R_PU und R_PG sind in dem n-Wannenbereich N-Well-2 angeordnet. Daher ist die Breite W2 des n-Wannenbereichs N-Well-2 größer als die Breite W1 des n-Wannenbereichs N-Well-1, um die FinFETs R_PU und R_PG aufzunehmen. In 10 sind die Transistoren PG-1, PU-1, PG-2, PU-2, R_PU und R_PG als Zweigrat-FinFETs dargestellt.
In Übereinstimmung mit den beispielhaften Ausführungen der vorliegenden Offenbarung können, indem p-Schalt-FinFETs verwendet werden, starke Ansteuerströme Ion erhalten und die Geschwindigkeit der entsprechenden SRAM-Zelle verbessert werden. Die Ausführungen weisen eine gute Beständigkeit gegenüber durch Alphateilchen hervorgerufene Fehler auf. Die erhöhten SiGe-Epitaxiebereiche für die Source- und Drain-Bereiche der FinFETs in der SRAM-Zelle können zu einem niedrigeren Kontaktwiderstand führen, und somit werden die Ansteuerströme Ion weiter verstärkt. Der für Kontaktfelder zur Verfügung stehende Rand, auf dem Source- und Drain-Bereiche angeschlossen werden können, wird ebenfalls verbessert, indem erhöhte SiGe-Epitaxiebereiche verwendet werden.

Claims

Statische Random-Access-Memory-Zelle, im Folgenden SRAM-Zelle genannt, die Folgendes umfasst: einen ersten Pull-up-FinFET (PU-1), wobei ein FinFET ein Fin-Feldeffekttransistor ist, und einen zweiten Pull-up-FinFET (PU-2); einen ersten Pull-down-FinFET (PD-1) und einen zweiten Pull-down-FinFET (PD-2), die über Kreuz verbundene Inverter mit dem ersten Pull-up-FinFET (PU-1) und dem zweiten Pull-up-FinFET (PU-2) bilden; einen ersten Schalt-FinFET (PG-1), der mit Drains des ersten Pull-up-FinFETs (PU-1) und des ersten Pull-down-FinFETs (PD-1) verbunden ist; einen zweiten Schalt-FinFET (PG-2), der mit Drains des zweiten Pull-up-FinFETs (PU-2) und des zweiten Pull-down-FinFETs (PD-2) verbunden ist, wobei der erste Schalt-FinFET (PG-1) und der zweite Schalt-FinFET (PG-2) p-FinFETs sind; einen p-Wannenbereich (P-Well) in einem zentralen Bereich der SRAM-Zelle, der unter dem ersten und dem zweiten Pull-down-FinFET (PD-1, PD-2) liegt; und einen ersten und einen zweiten n-Wannenbereich (N-Well-1, N-Well-2) auf entgegengesetzten Seiten des p-Wannenbereichs (P-Well), wobei der erste Pull-down-FinFET (PD-1) ein Einzelgrat-FinFET ist und wobei der erste Pull-up-FinFET (PU-1) und der erste Schalt-FinFET (PG-1) Mehrgrat-FinFETs sind.
SRAM-Zelle nach Anspruch 1, die weiter einen langen Kontaktstöpsel umfasst, der einen Drain-Bereich des ersten Pull-up-FinFETs (PU-1) und einen Drain-Bereich des ersten Pull-down-FinFETs (PD-1) verbindet.
SRAM-Zelle nach Anspruch 2, die weiter einen abgestumpften Kontaktstöpsel (Butt-Co) umfasst, der den langen Kontaktstöpsel (24) mit einer Gate-Elektrode (36) des zweiten Pull-down-FinFETs (PD-2) verbindet.
SRAM-Zelle nach einem der vorangegangenen Ansprüche, wobei Gate-Elektroden (16) des ersten Pull-up-FinFETs (PU-1) und des ersten Pull-down-FinFETs (PD-1) verbunden sind, um ein zusammenhängendes Gate-Elektroden-Band zu bilden und wobei das zusammenhängende Gate-Elektroden-Band sich in den p-Wannenbereich (P-Well) und den ersten n-Wannenbereich (N-Well-1) erstreckt.
SRAM-Zelle nach einem der vorangegangenen Ansprüche, wobei Source- und Drain-Bereiche des ersten Pull-up-FinFETs (PU-1) und des ersten Schalt-FinFETs (PG-1) Epitaxiebereiche umfassen und wobei die Epitaxiebereiche Silizium-Germanium umfassen.
Statische Random-Access-Memory-Zelle, im Folgenden SRAM-Zelle genannt, die Folgendes umfasst: einen p-Wannenbereich (P-Well) in der SRAM-Zelle; einen ersten n-Wannenbereich (N-Well-1) und einen zweiten n-Wannenbereich (N-Well-2) auf entgegengesetzten Seiten des p-Wannenbereichs (P-Well); einen ersten Halbleitergrat (14; 14-1) in dem ersten n-Wannenbereich (N-Well-1); einen zweiten Halbleitergrat (40) in dem p-Wannenbereich (P-Well); eine erste Gate-Elektrode (18) in dem ersten n-Wannenbereich (N-Well-1), wobei die erste Gate-Elektrode (18) den ersten Halbleitergrat (14; 14-1) überquert, um einen ersten Schalt-FinFET (PG-1) zu bilden, wobei ein FinFET ein Fin-Feldeffekttransistor ist; und eine zweite Gate-Elektrode (16), die sich in den ersten n-Wannenbereich (N-Well-1) und den p-Wannenbereich (P-Well) erstreckt, wobei die zweite Gate-Elektrode (16) einen ersten Pull-up-FinFET (PU-1) mit dem ersten Halbleitergrat (14; 14-1) bildet und einen ersten Pull-down-FinFET (PD-1) mit dem zweiten Halbleitergrat (40) bildet, wobei der erste Pull-up-FinFET und der erste Schalt-FinFET Mehrgrat-FinFETs sind.
SRAM-Zelle nach Anspruch 6, die weiter einen langen Kontaktstöpsel (24) umfasst, der den ersten Halbleitergrat (14-1) mit dem zweiten Halbleitergrat (40) verbindet, wobei der lange Kontaktstöpsel (24) zwischen der ersten Gate-Elektrode (18) und der zweiten Gate-Elektrode (16) liegt und eine Längsrichtung aufweist, die parallel zu diesen ist.
SRAM-Zelle nach Anspruch 6 oder 7, die weiter Folgendes umfasst: einen dritten Halbleitergrat in dem zweiten n-Wannenbereich, wobei der dritte Halbleitergrat einen zweiten Pull-up-FinFET mit einer dritten Gate-Elektrode bildet; und eine vierte Gate-Elektrode in dem zweiten n-Wannenbereich, wobei die vierte Gate-Elektrode einen zweiten Schalt-FinFET mit dem dritten Halbleitergrat bildet.
SRAM-Zelle nach Anspruch 8, wobei der zweite Pull-up-FinFET (PU-2) und der zweite Schalt-FinFET (PG-2) Einzelgrat-FinFETs sind.
SRAM-Zelle nach einem der Ansprüche 6 bis 9, wobei der erste Pull-down-FinFET (PD-1) ein Einzelgrat-FinFET ist.
SRAM-Zelle eines der Ansprüche 6 bis 10, wobei Source- und Drain-Bereiche des ersten Pull-up-FinFETs (PU-1) und des ersten Schalt-FinFETs (PG-1) Epitaxiebereiche umfassen und wobei die Epitaxiebereiche Silizium-Germanium umfassen.
Statische Random-Access-Memory-(SRAM)-Zelle, die Folgendes umfasst: einen ersten Pull-up-Fin-Feldeffekttransistor (FinFET) und einen zweiten Pull-up-FinFET (PU-2); einen ersten Pull-down-FinFET (PD-1) und einen zweiten Pull-down-FinFET (PD-2), die über Kreuz verbundene Inverter mit dem ersten Pull-up-FinFET (PU-1) und dem zweiten Pull-up-FinFET (PU-2) bilden; einen ersten Schalt-FinFET (PG-1), der mit ersten Drains des ersten Pull-up-FinFETs (PU-1) und des ersten Pull-down-FinFETs (PD-1) verbunden ist; einen zweiten Schalt-FinFET (PG-2), der mit zweiten Drains des zweiten Pull-up-FinFETs (PU-2) und des zweiten Pull-down-FinFETs (PD-2) verbunden ist, wobei der erste und der zweite Schalt-FinFET (PG-1, PG-2) p-FinFETs sind; einen dritten Pull-up-FinFET (R-PU), der ein Gate umfasst, das mit Gates des zweiten Pull-up-FinFETs (PU-2) und des zweiten Pull-down-FinFETs (PD-2) verbunden ist; einen dritten Schalt-FinFET (R-PG), der mit dem dritten Pull-up-FinFET (P-PU) hintereinander geschaltet ist; einen p-Wannenbereich, der unter dem ersten und dem zweiten Pull-down-FinFET (PD-1, PD-2) liegt; und einen ersten n-Wannenbereich und einen zweiten n-Wannenbereich auf entgegengesetzten Seiten des p-Wannenbereichs, wobei der erste Pull-up-FinFET (PU-1) und der erste Schalt-FinFET (PG-1) in dem ersten n-Wannenbereich liegen und wobei der zweite und der dritte Pull-up-FinFET (PU-2, R-PU) und der zweite und der dritte Schalt-FinFET (PG-2, R-PG) in dem zweiten n-Wannenbereich liegen, wobei die Schalt-FinFETs (PG-1, PG-2, R-PG) und die Pull-up-FinFETs (PU-1, PU-2-, R-PU) Mehrgrat-FinFETs sind.
SRAM-Zelle nach Anspruch 12, wobei der erste, der zweite und der dritte Schalt-FinFET (PG-1, PG-2, R-PG) und der erste, der zweite und der dritte Pull-up-FinFET (PU-1, PU-2, R-PU) p-FinFETs sind.
SRAM-Zelle nach Anspruch 12 oder 13, wobei der dritte Pull-up-FinFET (R-PU) und der dritte Schalt-FinFET (R-PG) einen Leseanschluss der SRAM-Zelle bilden und wobei ein Gate des dritten Schalt-FinFETs (R-PG) mit einer Lese-Wortleitung verbunden ist.
SRAM-Zelle nach einem der Ansprüche 12 bis 14, wobei der erste Pull-down-FinFET (PD-1) ein Einzelgrat-FinFET ist und wobei der erste Pull-up-FinFET (PU-1) und der erste Schalt-FinFET (PG-1) Mehrgrat-FinFETs sind.
SRAM-Zelle nach einem der Ansprüche 12 bis 15, wobei der erste Pull-down-FinFET (PD-1), der erste Pull-up-FinFET (PU-1) und der erste Schalt-FinFET (PG-1) Einzelgrat-FinFETs sind.
SRAM-Zelle nach einem der Ansprüche 12 bis 16, wobei Source- und Drain-Bereiche des ersten Pull-up-FinFETs (PU-1) und des ersten Schalt-FinFETs (PG-1) Epitaxiebereiche umfassen und wobei die Epitaxiebereiche Silizium-Germanium umfassen.