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Die vorliegende Erfindung bezieht
sich auf eine statische Halbleiterspeichervorrichtung (nachfolgend
als "SRAM" (Statischer Direktzugriffsspeicher) bezeichnet) und insbesondere
auf eine Speicherzellstuktur eines CMOSSRAM.
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14 zeigt
eine herkömmliche
Stukturanordnung einer aus vier Transistoren gebildeten, lastfreien
SRAM-Speicherzelle. 12 ist
eine zur 14 äquivalente
Ersatzschaltung.
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Die SRAMs dieses Typs sind zum Beispiel beschrieben
bei "A 1.9-μm2 Loadless CMOS Four-Transistor SRAM Cell
In a 0.18-μm
Logic Technology", internationale Zeitschrift IEDM '98, S. 643-646
und "An Ultrahigh-Density High-Speed Loadless Four-Transistor SRAM Macro
with Twisted Bit Line Architecture and Triple-Well Shield", internationale
Zeitschrift IEEE JSSC VOL. 36, Nr. 3, März 2001.
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Wie in 14 gezeigt
beinhaltet eine Speicherzelle 1 vier MOS (Metalloxidhalbleiter)-Transistoren.
Speziell beinhaltet die Speicherzelle 1 bei einer P-Wanne
gebildete NMOS-Transistoren N1 und N2 und bei einer N-Wanne gebildete
PMOS-Transistoren P1 und P2.
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Der NMOS-Transistor N1 ist in einem
Abschnitt der Überschneidung
eines N-Diffusionsbereichs 2a und einer Polysiliciumverdrahtung 3c gebildet,
und der NMOS-Transistor N2 ist in einem Abschnitt der Überschneidung
eines N-Diffusionsbereichs 2b und einer Polysiliciumverdrahtung 3b gebildet.
Der PMOS-Transistor P1 ist in einem Abschnitt der Überschneidung
eines P-Diffusionsbereichs 2c und einer Polysiliciumverdrahtung 3a gebildet,
und der PMOS-Transistor P2 ist in einem Abschnitt der Überschneidung
eines P-Diffusionsbereichs 2d und einer Polysiliciumverdrahtung 3a gebildet.
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Die PMOS-Transistoren P1 und P2 sind
Zugriffstransistoren, und die NMOS-Transistoren N1 und N2 sind Treibertransistoren.
Die Diffusionsbereiche 2a bis 2d sind über jeweilige
Kontaktlöcher 4a bis 4h mit
den oberen Schichtverdrahtungen verbunden.
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Mit der in 14 gezeigten Strukturanordnung ist eine
Wortleitung WL in einer Querrichtung angeordnet, während Bit-Leitungspaare
BL1 und BL2 in einer Längsrichtung
angeordnet sind. Wie in 14 gezeigt
ist die Strukturanordnung eines Bits in der Längsrichtung lang, und deshalb
wird eine Bitleitung bei diesem Strukturaufbau lang. Zusätzlich liegen
Polysiliciumverdrahtungen 3b und 3c hohen Widerstands
auf dem Pfad bzw. Weg (dem Pfad bzw. Weg zum Heraus- bzw. Abziehen
von Bitleitungen) zwischen einer Bitleitung und einer GND-Leitung
vor.
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Da wie oben beschrieben die herkömmliche Vierfach-Transistor-SRAM-Speicherzelle
in einer Bitleitungsrichtung lang ist, ist die Verdrahtungskapazität von jeder
Bitleitung hoch. Aus die sem Grund ist die Zugriffszeit langsam.
Da ferner die Polysiliciumverdrahtungen 3b und 3c jeweils
auf den Pfaden zwischen den Bitleitungskontaktabschnitten (Kontaktlöcher 4f und 4h)
und den Grundkontaktabschnitten (Kontaktlöcher 4a und 4c)
vorliegen, ist der Widerstand von jedem Pfad hoch. Der hohe widerstand
des Pfads führt
ebenfalls zu einer Verzögerung
in der Zugriffszeit, was nachteilig eine Beschleunigung des SRAMs
behindert.
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Ferner unterscheiden sich die Richtung
der Gates und der Diffusionsbereiche der Zugriffstransistoren P1
und P2 von derjenigen der Gates und Diffusionsbereiche der Treibertransistoren
N1 und N2. Aus diesem Grund werden nach der Fotolitographie-Prozessierung die
Abweichungen in den Breiten und den Positionen der gebildeten Muster
für die Gates
und dergleichen groß.
Wenn die Abweichungen in der Gatebreite und dergleichen groß werden, verändern sich
nachteilhaft die Eigenschaften der jeweiligen Transistoren.
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Wenn darüber hinaus die Stelle, wo die
Polysiliciumverdrahtung 3c, zum Beispiel in 14, horizontal versetzt
ist, wird zwischen der Polysiliciumverdrahtung 3c und dem
Kontaktloch 4a oder 4b ein Kurzschluß erzeugt.
Wenn die Stelle, wo die Polysiliciumverdrahtung 3a, zum
Beispiel in 14, vertikal versetzt
ist, wird zwischen der Polysiliciumverdrahtung 3a und den
Kontaktlöchern 4e bis 4h ein
Kurzschluß erzeugt.
Daraus wird deutlich, daß sogar, wenn
ein Gatemuster entweder vertikal oder horizontal versetzt ist, ein
Kurzschluß zwischen
der Polysiliciumverdrahtung und dem Kontaktloch, die voneinander
getrennt sein sollten, möglicherweise
erzeugt werden kann, was es nachteilhafterweise schwierig macht,
einen Spielraum für
Herstellungsunregelmäßigkeiten
sicherzustellen, die durch einen Maskenfehler oder dergleichen verursacht
werden.
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Die vorliegende Erfindung wurde zum
Lösen der
oben beschriebenen Nachteile entwickelt. Es ist eine Aufgabe der
vorliegenden Erfindung, einen SRAM zu beschleunigen und einen Spielraum
für Herstellungsunregelmäßigkeiten
sicherzustellen.
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Die Aufgabe wird durch eine statische
Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1, 2
und 10 gelöst.
Bevorzugte Ausführungsformen
sind in den Unteransprüchen
wiedergegeben.
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Gemäß einem Gegenstand der vorliegenden Erfindung
beinhaltet eine statische Halbleiterspeichervorrichtung: erste und
zweite Bitleitungen; eine Wortleitung; erste und zweite Zugriffs-MOS-Transistoren eines
ersten Leitfähigkeitstyps,
mit Sourcen, die jeweils mit der ersten und der zweiten Bitleitung verbunden
sind, und mit Gates, die gemeinsam mit der Wortleitung verbunden
sind; und erste und zweite Treiber-MOS-Transistoren eines vom ersten
Leitfähigkeitstyp
verschiedenen, zweiten Leitfähigkeitstyps,
mit mit einem Grundpotential beaufschlagten Sourcen, mit mit den
jeweiligen Drains der ersten und zweiten Zugriffs-MOS-Transistoren
verbundenen Drains, und mit mit den jeweiligen Drains der zweiten und
ersten Zugriffs-MOS-Transistoren
verbundenen Gates. Der Drain des ersten Zugriffs-MOS-Transistors ist durch Verwendung
einer Metallverdrahtung, ohne daß ein Gate des zweiten Treiber-MOS-Transistors
dazwischengelegt wird, mit dem Drain des ersten Treiber-Transistors
verbunden, und der Drain des zweiten Zugriffs-MOS-Transistors ist
durch Verwendung einer Metallverdrahtung, ohne daß ein Gate
des ersten Treiber-MOS-Transistors dazwischengelegt ist, mit dem
Drain des zweiten Treiber-MOS-Transistors verbunden.
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Wie deutlich wird, ist ein Zugriffs-MOS-Transistor
mit jedem Treiber-MOS-Transistor verbunden durch Verwendung einer
Metallverdrahtung, die in bezug auf den Widerstand niedriger ist
als ein gewöhnliches
Gate, ohne Zwischenlegung des Gates des anderen Treiber-MOS-Transistors
dazwischen. Es ist deshalb möglich,
den Widerstand zwischen der Bitleitung und der Grundleitung zu verringern.
Es ist deshalb möglich,
einen SRAM zu beschleunigen.
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Gemäß einem weiteren Gegenstand
der vorliegenden Erfindung beinhaltet eine statische Halbleiterspeichervorrichtung:
erste und zweite Zugriffs-MOS-Transistoren eines zweiten Leitfähigkeitstyps,
die bei einer ersten Wanne eines ersten Leitfähigkeitstyps gebildet sind;
erste und zweite Treiber-MOS-Transistoren
vom ersten Leitfähigkeitstyp, die
bei einer zweiten Wanne des zweiten Leitfähigkeitstyps gebildet sind;
eine Wortleitung, die mit den Gates der ersten und zweiten Zugriffs-MOS-Transistoren
verbunden ist und sich in einer Richtung erstreckt, in der die ersten
und zweiten Wannen ausgerichtet sind; und erste und zweite Bitleitungen,
die jeweils mit Sourcen der ersten und zweiten Zugriffs-MOS-Transistoren
verbunden sind und sich in einer Richtung erstrecken, die zu der
Richtung senkrecht ist, in der die ersten und zweiten Wannen ausgerichtet
sind. Erste und zweite Diffusionsbereiche des zweiten Leitfähigkeitstyps
zum Bilden von Sourcen und Drains der ersten und zweiten Zugriffs-MOS-Transistoren
erstrecken sich in derselben Richtung wie eine Richtung, in der
dritte und vierte Diffusionsbereiche des ersten Leitfähigkeitstyps
zum Bilden von Sourcen und Drains der ersten und zweiten Treiber-MOS-Transistoren
sich erstrecken, Gates der ersten und zweiten Zugriffs-MOS-Transistoren erstrecken
sich in derselben Richtung wie eine Richtung, in der Gates der ersten
und zweiten Treiber-MOS-Transistoren sich erstrecken, und die Drains der
ersten und zweiten Zugriffs-MOS-Transistoren sind jeweils mit den
Drains der ersten und zweiten Treiber-MOS-Transistoren verbunden
durch Verwendung von ersten und zweiten Metallverdrahtungen, ohne
daß die
Gates der ersten und zweiten Treiber-MOS-Transistoren dazwischengelegt sind.
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Durch die oben beschriebene Verbindung des
Drains eines Zugriffs-MOS-Transistors mit dem Drain eines Treiber-MOS-Transistors durch
Verwendung einer Metallverdrahtung, ohne das Gate des Treiber-MOS-Transistors
dazwischenzulegen, ist es möglich,
zu verhindern, eine Polysiliciumverdrahtung auf dem Pfad bzw. Weg
zwischen diesen Drains dazwischenzulegen. Es ist deshalb möglich, den
Widerstand des Pfads bzw. des Wegs zu verringern. Da zudem die Bitleitungen
sich in der Richtung erstrecken, die zu der Richtung senkrecht ist,
in der die ersten und zweiten Wannen ausgerichtet sind, ist es möglich, die
Länge von
jeder Bitleitung zu reduzieren. Da ferner erste, zweite, dritte
und vierte Diffusionsbereiche (aktive Bereiche) sich in derselben
Richtung erstrecken und das Gate eines Zugriffs-MOS-Transistors
sich in derselben Richtung erstreckt, in der sich das Gate eines
Treiber-MOS-Transistors erstreckt, ist es möglich, Abweichungen in der
Breite und den Positionen der Bildung von Mustern für Gates
oder dergleichen nach der Fotolitographie zu reduzieren. Im übrigen ist
selbst dann, wenn jedes Gate in der Ausbreitungsrichtung davon (der
Längsrichtung)
abweicht, möglich,
Kurzschlüsse
zwischen dem Gate und den Kontaktlöchern, die in der Breitenrichtung auf
beiden Seiten davon bereitgestellt sind, zu vermeiden. Das heißt, es ist
möglich,
das Gate in der Längsrichtung
bis zu einem gewissen Grad verschieben zu lassen.
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Es ist bevorzugt, einen ersten Kontaktabschnitt
bereitzustellen, der das Gate des ersten Treiber-MOS-Transistors
und den Drain des zweiten Treiber-MOS-Transistors erreicht, und
einen zweiten Kontaktabschnitt bereitzustellen, der das Gate des zweiten
Treiber-MOS-Transistors und den Drain des ersten Treiber-MOS-Transistors
erreicht. Das heißt, es
ist bevorzugt, gemeinsam genutzte Kontaktabschnitte zwischen den
Gates und den Drains der Treiber-MOS-Transistoren bereitzustellen.
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Die ersten und zweiten Zugriffs-MOS-Transistoren
können
so angeordnet sein, daß sie
in der Richtung ausgerichtet sind, in welcher sich die Wortleitung
erstreckt. Zusätzlich
kann die zweite Metallverdrahtung aus einer Metallverdrahtung auf
einer Schicht oberhalb der ersten Metallverdrahtung gebildet werden.
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Es ist bevorzugt, daß die Fläche von
jedem der Drains der ersten und zweiten Treiber-MOS-Transistoren
kleiner gemacht wird als die Fläche
von jedem der Sourcen der ersten und zweiten Treiber-MOS-Transistoren.
Wenn zum Beispiel ein SRAM erste und zweite Verdrahtungen zum Bilden
der Gates der ersten und zweiten Treiber-MOS-Transistoren einschließt, können die
Gates der ersten und zweiten Treiber-MOS-Transistoren auf der Drainseite
der ersten und zweiten Treiber-MOS-Transistoren angeordnet werden,
indem die ersten und zweiten Verdrahtungen gebogen werden.
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Es ist bevorzugt, daß die Gatelänge von
jedem der ersten und zweiten Treiber-MOS-Transistoren länger gemacht
wird als die Gatelänge
von jedem der ersten und zweiten Zugriffs-MOS-Transistoren. Wenn zum Beispiel ein
SRAM erste und zweite Verdrahtungen zum Bilden der Gates der ersten
und zweiten Treiber-MOS-Transistoren einschließt, kann eine Gatelänge von
jedem der ersten und zweiten Treiber-MOS-Transistoren länger gemacht
werden als die Gatelänge
von jedem der ersten und zweiten Zugriffs-MOS-Transistoren, indem
lokal die Breiten der er sten und zweiten Verdrahtungen vergrößert bzw.
ausgedehnt werden.
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Gemäß einem noch weiteren Gegenstand der
vorliegenden Erfindung beinhaltet eine statische Halbleiterspeichervorrichtung:
eine erste Wanne eines zweiten Leitfähigkeitstyps, die zwischen
zweiten und dritten Wannen eines ersten Leitfähigkeitstyps gebildet ist;
erste und zweite Zugriffs-MOS-Transistoren vom zweiten Leitfähigkeitstyp,
die bei der zweiten Wanne gebildet sind; erste und zweite Treiber-MOS-Transistoren
vom ersten Leitfähigkeitstyp, die
bei der ersten Wanne gebildet sind; dritte und vierte Zugriffs-MOS-Transistoren
vom zweiten Leitfähigkeitstyp,
die bei der dritten Wanne gebildet sind, eine erste Wortleitung,
die mit Gates der ersten und zweiten Zugriffs-MOS-Transistoren verbunden
ist und sich in einer Richtung erstreckt, in der die ersten, zweiten
und dritten Wannen ausgerichtet sind; eine zweite Wortleitung, die
mit Gates der dritten und vierten Zugriffs-MOS-Transistoren verbunden
ist und sich in der Richtung erstreckt, in der die ersten, zweiten
und dritten Wannen ausgerichtet sind; erste und zweite Bitleitungen,
die jeweils mit Sourcen der ersten und zweiten Zugriffs-MOS-Transistoren
verbunden sind und sich in einer Richtung erstrecken, die zu der
Richtung senkrecht ist, in der die ersten, zweiten und dritten Wannen
ausgerichtet sind; und dritte und vierte Bitleitungen, die jeweils
mit Sourcen der dritten und vierten Zugriffs-MOS-Transistoren verbunden sind
und sich in der Richtung erstrecken, die senkrecht zu der Richtung
ist, in der die ersten, zweiten und dritten Wannen ausgerichtet
sind. Erste, zweite, dritte und vierte Diffusionsbereiche vom zweiten
Leitfähigkeitstyp
zum Bilden der Sourcen und Drains der ersten, zweiten, dritten und
vierten Zugriffs-MOS-Transistoren erstrecken sich in derselben Richtung
wie eine Richtung, in der fünfte
und sechste Diffusionsberei che vom ersten Leitfähigkeitstyp zum Bilden von
Sourcen und Drains der ersten und zweiten Treiber-MOS-Transistoren
sich erstrecken, die Gates der ersten, zweiten, dritten und vierten
Zugriffs-MOS-Transistoren erstrecken sich in derselben Richtung
wie eine Richtung, in der Gates der ersten und zweiten Treiber-MOS-Transistoren
sich erstrecken, und die Drains der ersten, zweiten, dritten und vierten
Zugriffs-MOS-Transistoren sind jeweils mit den Drains der ersten
und zweiten Treiber-MOS-Transistoren
verbunden durch Verwendung von ersten und zweiten Metallverdrahtungen, ohne
daß die
Gates der ersten und zweiten Treiber-MOS-Transistoren dazwischengelegt
sind.
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Selbst im Fall eines solchen, 2-Anschluß-Speicherzellen
einschließenden
SRAM gemäß diesem
Gegenstand ist der Drain eines Zugriffs-MOS-Transistors mit dem
Drain eines Treiber-MOS-Transistors
durch Verwendung einer Metallverdrahtung verbunden, ohne das Gate
des Treiber-MOS-Transistors dazwischenzulegen. Deshalb ist es möglich zu
verhindern, daß eine
Polysiliciumverdrahtung auf einem Pfad bzw. Weg zwischen diesen
Drains angeordnet ist, und den Widerstand des Pfads bzw. Wegs herabzusetzen.
Da die Bitleitungen sich in der Richtung erstrecken, die senkrecht
zu der Richtung ist, in der die ersten bis dritten Wannen ausgerichtet
sind, ist es zudem möglich,
die Länge
von jeder Bitleitung zu reduzieren. Da die ersten bis sechsten Diffusionsbereiche
(aktive Bereiche) sich in derselben Richtung erstrecken und das
Gate eines Zugriffs-MOS-Transistors sich in derselben Richtung erstreckt,
in der sich das Gate eines Treiber-MOS-Transistors erstreckt, ist
es ferner möglich, Abweichungen
in der Breite und den Positionen der Bildung von Mustern für Gates
oder dergleichen nach der Fotolitographie zu vermindern. Im übrigen ist
es möglich,
das Gate in der Längsrichtung
bis zu einem gewissen Grad verschieben zu lassen.
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Es ist bevorzugt, daß die ersten
und zweiten Bitleitungen bei der zweiten Wanne gebildet sind, und
daß die
dritten und vierten Bitleitungen bei der dritten Wanne gebildet
sind.
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Die vorangehenden und weiteren Aufgaben, Merkmale,
Gegenstände
und Vorteile der vorliegenden Erfindung werden deutlicher aus der
nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung
bei Betrachtung im Zusammenhang mit den beigefügten Zeichnungen.
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1 zeigt
eine Strukturanordnung einer lastfreien SRAM-Speicherzelle gemäß einer ersten Ausführungsform
der vorliegenden Erfindung;
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2 zeigt
eine Strukturanordnung der in 1 gezeigten
Speicherzelle bis zu ersten Metallverdrahtungen;
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3 zeigt
eine Strukturanordnung der in 2 gezeigten
Speicherzelle bis zu zweiten und dritten Metallverdrahtungen;
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4 zeigt
eine Strukturanordnung einer lastfreien SRAM-Speicherzelle gemäß einer zweiten Ausführungsform
der vorliegenden Erfindung;
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5 zeigt
eine Stukturanordnung einer lastfreien SRAM-Speicherzelle gemäß einer dritten Ausführungsform
der vorliegenden Erfindung;
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6 zeigt
eine Strukturanordnung der in 5 gezeigten
Speicherzelle bis zu ersten Metallverdrahtungen;
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7 zeigt
eine Strukturanordnung einer lastfreien SRAM-Speicherzelle gemäß einer vierten Ausführungsform
der vorliegenden Erfindung;
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8 zeigt
eine Strukturanordnung einer lastfreien SRAM-Speicherzelle gemäß einer fünften Ausführungsform der vorliegenden
Erfindung;
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9 zeigt
eine Strukturanordnung einer lastfreien SRAM-Zweifachanschluß-Speicherzelle gemäß einer
sechsten Ausführungsform
der vorliegenden Erfindung;
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10 zeigt
eine Strukturanordnung der in 9 gezeigten
Speicherzelle bis zu ersten Metallverdrahtungen;
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11 zeigt
eine Strukturanordnung von zweiten und dritten Metallverdrahtungen
der in 9 gezeigten Speicherzelle;
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12 ist
eine Ersatzschaltung einer lastfreien SRAM-Speicherzelle;
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13 ist
eine Ersatzschaltung einer lastfreien SRAM-Zweifach-Speicherzelle; und
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14 zeigt
eine Strukturanordnung einer herkömmlichen lastfreien SRAM-Speicherzelle.
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Nachfolgend werden Ausführungsformen der
vorliegenden Erfindung unter Bezugnahme auf 1 bis 13 beschrieben.
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Erste Ausführungsform
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1 bis 3 sind Draufsichten einer
Speicherzelle 1 eines lastfreien SRAM (Statische Halbleiterspeichervorrichtung)
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung. 12 ist eine
Ersatzschaltung der Speicherzelle 1. 1 zeigt eine Strukturanordnung der Speicherzelle 1 bis zu
dritten Metallverdrahtungen. 2 zeigt
eine Strukturanordnung der Speicherzelle 1 bis zu ersten Metallverdrahtungen. 3 zeigt eine Strukturanordnung
der Speicherzelle 1 bis zu zweiten und dritten Metallverdrahtungen.
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Wie in 1 und 2 gezeigt ist ein N-Wannenbereich
neben einem P-Wannenbereich gebildet. In den P-Wannenbereich sind
N-Verunreinigungen
wie Phosphor selektiv injiziert, um dadurch N-Diffusionsbereiche
einschließende,
aktive Bereiche 2c und 2d zu bilden. P-Verunreinigungen
wie Bor sind selektiv in den N-Wannenbereich
injiziert, um dadurch P-Diffusionsbereiche einschließende, aktive
Bereiche 2a und 2b zu bilden.
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Die aktiven Bereiche 2a bis 2d sind
alle linear gebildet und erstrecken sich in derselben Richtung (in
eine Richtung, in der sich die P- und N-Wannenbereiche erstrecken,
d.h. der Längsrichtung).
Deshalb erstrecken sich die P-Diffusionsbereiche und N-Diffusionsbereiche,
die in den aktiven Bereichen 2a bis 2d eingeschlossen
sind und die zu Sourcen/Drains von jedem der MOS-Transistoren werden,
ebenfalls in der Längsrichtung.
Indem die Gestalt der aktiven Bereiche 2a bis 2d wie
oben beschrieben einfach gemacht werden, ist es möglich, Abweichungen
in bezug auf die Breite und die Bildungsposition von aktiven Bereichen 2a bis 2d zu verringern.
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Die Speicherzelle 1 der
ersten Ausführungsform
ist aus vier MOS-Transistoren gebildet. Speziell ist die Speicherzelle
aus ersten und zweiten Zugriffs-PMOS-Transistoren P1 und P2 und ersten
und zweiten Treiber-NMOS-Transistoren N1 und N2 gebildet. Erste
und zweite Zugriffs-PMOS-Tansistoren P1 und P2 sind jeweils beim
N-Wannenbereich gebildet, und erste und zweite Treiber-NMOS-Transistoren
N1 und N2 sind beim P-Wannenbereich gebildet.
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Der erste Zugriffs-PMOS-Transistor
P1 ist in einem Überschneidungsabschnitt
zwischen dem aktiven Bereich 2a, der die P-Diffusionsbereiche
einschließt,
die jeweils zu einer Source und einem Drain werden, und einer Polysiliciumverdrahtung 3a gebildet.
Der zweite Zugriffs-PMOS-Transistor P2 ist in einem Überschneidungsabschnitt
zwischen dem aktiven Bereich 2b, der P-Diffusionsbereiche
einschließt, die
zu einer Source und einem Drain werden, und einer Polysiliciumverdrahtung 3c gebildet.
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Der erste Treiber-NMOS-Transistor
N1 ist in einem Überschneidungsabschnitt
zwischen dem aktiven Bereich 2d, der N-Diffusionsbereiche
einschließt,
die zu einer Source und einem Drain werden, und einer Polysiliciumverdrahtung 3d gebildet. Ein
zweiter Treiber-NMOS-Transistor N2 ist in einem Überschneidungsabschnitt zwischen
einem aktiven Bereich 2c, der N-Diffusionsbereiche einschließt, die zu
einer Source und einem Drain werden, und einer Polysiliciumverdrahtung 3b gebildet.
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Wie in 1 gezeigt
erstrecken sich die Polysiliciumverdrahtungen 3a bis 3d in
derselben Richtung. Das heißt,
die Polysiliciumverdrahtungen 3a bis 3d erstrecken
sich in einer Richtung (in 1 der Querrichtung)
senkrecht zu einer Richtung (in 1 der
Längsrichtung),
in der sich der P-Wannenbereich und der N-Wannenbereich erstrecken,
und in einer Richtung, in der der P-Wannenbereich und der N-Wannenbereich
ausgerichtet sind.
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Somit ist es möglich, Abweichungen bei den Breiten
und den Bildungsstellen der Polysiliciumverdrahtungen 3a bis 3d zu
verringern. Folglich ist es selbst dann, wenn die Polysiliciumverdrahtungen 3a bis 3d unter
Abweichung in der Querrichtung von 1 gebildet
sind, möglich,
Kurzschlüsse
zwischen den Polysiliciumverdrahtungen 3a bis 3d und
den Kontaktlöchern
(Kontaktabschnitten) 4c bis 4h, 4k und 4l zu
vermeiden.
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Ein nicht gezeigter, erster Zwischenschichtisolierfilm
ist zum Bedecken der aktiven Bereiche 2a bis 2d und
der Polysiliciumverdrahtungen 3a bis 3d gebildet,
und Kontaktlöcher 4a bis 4l,
die die aktiven Bereiche 2a bis 2d und die Polysiliciumverdrahtungen 3a bis 3d erreichen,
sind in dem ersten Zwischenschichtisolierfilm gebildet. Eine leitfähige Schicht
zum Verbinden einer oberen Verdrahtung ist in die Kontaktlöcher 4a bis 41 eingebettet.
Es sei angemerkt, daß die
Kontaktlöcher 4a, 4b, 4i und 4j Gatekontakte
sind, die Gates erreichen, und die Kontaktlöcher 4c, 4d, 4e, 4f, 4g, 4h, 4k und 4l Diffusionskontakte
sind, die Diffusionsbereiche erreichen.
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In 2 sind
der N-Diffusionsbereich, der als Drain des ersten Treiber-NMOS-Transistors
N1 dient, und der P-Diffusionsbereich, der als Drain des ersten
Zugriffs-PMOS-Transistors P1 dient, miteinander durch das Kontaktloch 4k,
eine erste Metallverdrahtung 5c und das Kontaktloch 4d bei
einer niedrigen elektrischen Impedanz verbunden. Das Terminal entspricht
einem Speicherknoten Na in der in 12 gezeigten
Ersatzschaltung.
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Ähnlich
sind der N-Diffusionsbereich, der als Drain des zweiten Treiber-NMOS-Transistors
N2 dient, und der P-Diffusionsbereich, der als Drain des zweiten
Zugriffs-PMOS-Transistors P2 dient, miteinander durch das Kontaktloch 4e,
eine erste Me tallverdrahtung 5d und das Kontaktloch 4h bei
niedriger elektrischer Impedanz verbunden. Das Terminal entspricht
einem Speicherknoten Nb in der in 12 gezeigten
Ersatzschaltung.
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Wie in 2 gezeigt
sind die erste Metallverdrahtung 5c, die den Speicherknoten
Na bildet, und die erste Metallverdrahtung 5d, die den
Speicherknoten Nb bildet, parallel zueinander gebildet. Ferner erstrecken
sich die ersten Metallverdrahtungen 5c und 5d in
der Querrichtung, welche der Erstreckungsrichtung der Wortleitungen
(WL) entspricht.
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Erste Metallverdrahtungen 5a bis 5g sind
auf dem ersten Zwischenschichtisolierfilm gebildet. Die erste Metallverdrahtung 5a ist
auf den Kontaktlöchern 4a und 4b gebildet.
Die erste Metallverdrahtung 5b ist auf dem Kontaktloch 4c gebildet.
Die erste Metallverdrahtung 5c ist auf den Kontaktlöchern 4d, 4k und 4j gebildet.
Die erste Metallverdrahtung 5d ist auf den Kontaktlöchern 4e, 4h und 4i gebildet.
Die erste Metallverdrahtung 5e ist auf dem Kontaktloch 4f gebildet.
Die erste Metallverdrahtung 5f ist auf dem Kontaktloch 4g gebildet.
Die erste Metallverdrahtung 5g ist auf dem Kontaktloch 4l gebildet.
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Unter Bezugnahme auf 3 werden als nächstes zweite Metallverdrahtungen 7a bis 7d auf den
ersten Metallverdrahtungen 5a bis 5g über einem
zweiten Zwischenschichtisolierfilm gebildet, der in der Figur nicht
gezeigt ist. Die zweite Metallverdrahtung 7a ist mit der
ersten Metallverdrahtung 5a über ein in dem zweiten Zwischenschichtisolierfilm gebildetes,
erstes Durchgangsloch 6a verbunden. Zweite Metallverdrahtungen 7b und 7c sind
mit den ersten Metallverdrahtungen 5b und 5e über erste Durchgangslöcher 6b und 6c verbunden
und werden jeweils zu Bitleitungen BL1 und BL2. Die zweiten Metallverdrahtung 7d ist mit
den ersten Metallverdrahtungen 5f und 5g über erste
Durchgangslöcher 6d und 6e verbunden
und wird zu einer Grundleitung (GND-Leitung).
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Ein Teil der N-Diffusionsbereiche
in den aktiven Bereichen 2c und 2d werden zu Source-Terminals
der jeweiligen NMOS-Transistoren N1 und N2 und werden über die
Kontaktlöcher
(Diffusionskontakte) 4g und 4l, die ersten Metallverdrahtungen 5f und 5g und
die ersten Durchgangslöcher 6d und 6e mit
einem GND-Potential
beaufschlagt.
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Ein Teil der P-Diffusionsbereiche
in den aktiven Bereichen 2a und 2b werden zu Source-Terminals
der Zugriffs-PMOS-Transistoren P1 und P2 und sind jeweils durch
die Kontaktlöcher
(Diffusionskontakte) 4c und 4f, die ersten Metallverdrahtungen 5b und 5e und
die ersten Durchgangslöcher 6b und 6c mit
den Bitleitungen BL1 und BL2 verbunden.
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Wie in 2 gezeigt
ist der Drain des ersten Zugriffs-PMOS-Transistors P1 mit dem Drain des ersten
Treiber-NMOS-Transistor N1 über
die erste Metallverdrahtung 5c verbunden, ohne die Polysiliciumverdrahtung 3b (das
Gate des zweiten Treiber-NMOS-Transistors
N2) dazwischen anzuordnen. Zusätzlich
ist der Drain des zweiten Zugriffs-PMOS-Transistors P2 mit dem Drain
des zweiten Treiber-NMOS-Transistors N2 durch die erste Metallverdrahtung 5d verbunden,
ohne die Polysiliciumverdrahtung 3d (das Gate des ersten
Treiber-NMOS-Transistors N1) dazwischen anzuordnen. Deshalb ist
es möglich,
den Widerstand eines Pfads zum Heraus- bzw. Abziehens eines Stroms
zu einer Bitleitung zu verringern und dadurch die Zugriffszeit zu
verkürzen,
d.h. einen SRAM zu beschleunigen.
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Wie ferner in 3 gezeigt erstrecken sich die Bitleitungen
BL1 und BL2 in der Längsrichtung (Richtung
der kurzen Seite) der Speicherzelle 1, wodurch es möglich gemacht
wird, die Bitleitungen BL1 und BL2 zu verkürzen. Somit ist es möglich, die
Verdrahtungskapazität
von jeder der Bitleitungen BL2 und BL2 zu verringern. Da, wie in 3 gezeigt, der Abstand zwischen
den Bitleitungen BL1 und BL2 aufgeweitet werden kann, ist es im übrigen möglich, die Kapazität zwischen
den Bitleitungen zu verringern. Dies trägt ebenfalls zu der Beschleunigung
des SRAM bei.
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Eine dritte Metallverdrahtung 8 ist über einen dritten
Zwischenschichtisolierfilm, der nicht gezeigt ist, auf den zweiten
Metallverdrahtungen 7a bis 7d gebildet. Die dritte
Metallverdrahtung 8 wird zu einer Wortleitung (WL). Die
dritte Metallverdrahtung 8 erstreckt sich in der Richtung,
in der der P-Wannenbereich und der N-Wannenbereich ausgerichtet
sind und in der Richtung (in 3 der
Querrichtung), die zu der Richtung senkrecht ist, in der sich die
jeweiligen Wannenbereiche erstrecken, und ist durch ein zweites
Durchgangsloch 9 mit der zweiten Metallverdrahtung 7a elektrisch
verbunden.
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Die zweite Metallverdrahtung 7a ist
durch das erste Durchgangsloch 6a, die erste Metallverdrahtung 5a und
die Kontaktlöcher 4a und 4b mit
den Polysiliciumverdrahtungen (Gate-Terminals) 3a und 3c elektrisch
verbunden. Deshalb sind die Polysiliciumverdrahtungen 3a und 3c und
die dritte Metallverdrahtung (WL) 8 elektrisch miteinander
verbunden.
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Durch Anwendung der oben beschriebenen Anordnung
ist es möglich,
nicht nur den Vorteil der Verkürzung
der Zugriffszeit des SRAM, sondern auch die nachfolgenden Vorteile
zu erzielen. Da die Polysiliciumverdrahtungen in derselben Richtung
ange ordnet sind, ist es möglich,
die Steuerung der Dimensionen der Gates zu erleichtern. Zusätzlich sind
die aktiven Bereiche und die Diffusionsbereiche linear gebildet.
Aus diesem Grund ist es, selbst wenn die Polysiliciumverdrahtungen
in der Vertikalrichtung der 2 verschoben
sind, möglich,
jede Gatebreite konstant zu halten und die Veränderung von Eigenschaften der
jeweiligen Transistoren zu vermeiden.
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Zweite Ausführungsform
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Als nächstes wird eine zweite Ausführungsform
der vorliegenden Erfindung unter Bezugnahme auf 4 beschrieben. 4 ist eine Draufsicht, die die Anordnung
der Speicherzelle 1 eines SRAM gemäß der zweiten Ausführungsform
zeigt. 4 zeigt die Anordnung
der Speicherzelle 1 bis zu ersten Metallverdrahtungen.
Es sei angemerkt, daß die
Ersatzschaltung der Speicherzelle 1 in der zweiten Ausführungsform
dieselbe ist wie in der ersten Ausführungsform.
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Der Hauptunterschied in der zweiten
Ausführungsform
gegenüber
der ersten Ausführungsform besteht
darin, daß gemeinsam
genutzte Kontakte bereitgestellt werden, von denen jeder einen vorbestimmten
Diffusionsbereich und eine vorbestimmte Polysiliciumverdrahtung
erreicht. Speziell sind die Kontaktlöcher 4j und 4k miteinander
zu einer Einheit integriert, um ein Kontaktloch 4m bereitzustellen, welches
den Drain des Treiber-NMOS-Transistors N1
und die Polysiliciumverdrahtung 3b erreicht. Die Kontaktlöcher 4h und 4j sind
miteinander zu einer Einheit integriert, um ein Kontaktloch 4n bereitzustellen,
welches den Drain des Treiber-NMOS-Transistors N2 und die Polysiliciumverdrahtung 3d zu
erreichen. Die anderen Bestandteilselemente der Speicherzelle 1 in
der zweiten Ausführungsform
sind die gleichen wie jene der ersten Ausführungsform.
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Deshalb kann die zweite Ausführungsform dieselben
Vorteile erzielen wie jene der ersten Ausführungsform.
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Der gemeinsam genutzte Kontakt verbindet den
Diffusionsbereich und die Polysiliciumverdrahtung durch gemeinsames
Verwenden eines Kontaktlochs. Indem die gemeinsam genutzten Kontakte
angewandt werden, ist es möglich,
die Anzahl von Kontaktlöchern
im Vergleich zur ersten Ausführungsform zu
verringern. Deshalb ist es möglich,
mit einer Verbesserung bei der Herstellungsausbeute zu rechnen.
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Dritte Ausführungsform
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Eine dritte Ausführungsform der vorliegenden
Erfindung wird als nächstes
unter Bezugnahme auf 5 und 6 beschrieben. 5 und 6 zeigen die Anordnung einer Speicherzelle 1 eines
lastfreien SRAM gemäß der dritten
Ausführungsform. 5 zeigt die Anordnung der
Speicherzelle 1 bis zu den dritten Metallverdrahtungen. 6 zeigt die Anordnung der
Speicherzelle bis zu den ersten Metallverdrahtungen. Die Ersatzschaltung
der Speicherzelle 1 in der dritten Ausführungsform ist dieselbe wie
die der ersten Ausführungsform.
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In der dritten Ausführungsform
wird, wie in 5 und 6 gezeigt, die gemeinsam
genutzte Polysiliciumverdrahtung 3a zur Bildung der Gates
der ersten und zweiten Zugriffs-PMOS-Transistoren P1 und P2 bereitgestellt.
Speziell ist eine Uförmige,
integrale Polysiliciumverdrahtung 3a bereitgestellt, und
die Gates der ersten und zweiten Zugriffs-PMOS-Transistoren P1 und P2 sind durch einen
Teil der Polysiliciumverdrahtung 3a gebildet.
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Zudem sind erste und zweite Zugriffs-PMOS-Transistoren
P1 und P2 nicht in der Ausdehnungsrichtung von Bitleitungen, sondern
in der Ausdehnungsrichtung von Wortleitungen (WL) ausgerichtet.
Ferner sind die aktiven Bereiche 2a und 2b so
angeordnet, daß sie
in der Ausdehnungsrichtung von Bitleitungen gegeneinander versetzt
sind. Aus diesem Grund besitzen die aktiven Bereiche 2a und 2b Abschnitte,
die in der Ausdehnungsrichtung von Wortleitungen (WL) nebeneinander
liegen. Mit dieser Anordnung ist es möglich, die Gates der ersten
und zweiten Zugriffs-PMOS-Transistoren P1 und P2 näher zueinander
zu bringen und die Länge
der Speicherzelle 1 in der Ausdehnungsrichtung von Bitleitungen
weiter zu reduzieren. Es ist deshalb möglich, die Länge von
jeder Bitleitung zu reduzieren.
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Darüber hinaus erstrecken sich
die ersten Metallverdrahtungen 5c und 5h in der
Ausdehnungsrichtung von Bitleitungen, wie in 6 gezeigt, die ersten Durchgangslöcher 6b und 6c sind
jeweils, wie in 5 gezeigt,
auf Metallverdrahtungen 5c und 5h bereitgestellt, und die
zweite Metallverdrahtung 7d ist, wie in 5 gezeigt, auf den ersten Durchgangslöchern 6b und 6c bereitgestellt.
Diese zweite Metallverdrahtung 7d kann den Drain des ersten
Zugriffs-PMOS-Transistors P1 mit demjenigen des ersten Treiber-NMOS-Transistors
N1 elektrisch verbinden.
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Durch den wie oben beschriebene Aufbau der
zweiten Metallverdrahtung 7d, die aus der Metallverdrahtung
heraus einen Speicherknoten Na bildet, auf einer Schicht, die sich
von einer Schicht unterscheidet, auf der die erste Metallverdrahtung 5d gebildet
ist, welche den anderen Speicherknoten Nb bildet, ist es möglich, leicht
eine gewünschte
Kapazität zwischen
den Speicherknoten hinzuzufügen.
In der dritten Ausführungsform
ist die zweite Metallverdrahtung 7d oberhalb der ersten
Metallverdrahtung 5d lokalisiert. Es ist deshalb möglich, eine Kapazität zwischen
der zweiten Metallverdrahtung 7d und der ersten Metallverdrahtung 5d zu
bilden. Durch Überlappung
der zweiten Metallverdrahtung 7d, die eine obere Verdrahtungsschicht
darstellt, mit der ersten Metallverdrahtung 5d, die eine
untere Verdrahtungsschicht darstellt, ist es zusätzlich möglich, eine Kapazität zwischen
der zweiten Metallverdrahtung 7d und der ersten Metallverdrahtung 5d zu
bilden. In diesem Fall ist es möglich,
indem der Überlappungsbereich zwischen
der zweiten Metallverdrahtung 7d und der ersten Metallverdrahtung 5d eingestellt
wird, die hinzugefügte
Kapazität
zwischen den Speicherknoten zu steuern.
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Durch das oben beschriebene Hinzufügen der
gewünschten
Kapazität
zwischen den Speicherknoten ist es möglich, den Widerstand gegenüber Weichfehlern
zu verbessern. Weichfehler bedeutet hier ein Phänomen, daß α-Strahlen, die von in einer Packung
enthaltenem U und Th abgegeben werden, ein Siliciumsubstrat passieren,
um dadurch durch Elektronenlochpaare verursachtes Rauschen zu erzeugen,
und das Rauschen führt
zur Zerstörung
von Information und dadurch zur Fehlfunktion eines Speichers.
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In der dritten Ausführungsform
sind, wie in 5 gezeigt,
die zweiten Metallverdrahtungen 7a, 7b, 7e und 7f jeweils
auf den ersten Metallverdrahtungen 5b, 5f, 5e und 5g gebildet,
und die zweite Metallverdrahtung 7c, die zu einer Wortleitung
wird, ist parallel zu der zweiten Metallverdrahtung 7d angeordnet.
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Wie ferner in 5 gezeigt wird die Bitleitung BL1 aus
der dritten Metallverdrahtung 8a herausgeführt, die
Bitleitung BL2 wird aus der dritten Metallverdrahtung 8b herausgeführt, und
die GND-Leitung wird aus der dritten Metallverdrahtung 8c herausgeführt. Die
dritte Metallverdrahtung 8a ist durch ein zweites Durchgangsloch 9a mit
der zweiten Metallverdrahtung 7a elektrisch verbunden,
die dritte Metallverdrahtung 8b ist durch ein zweites Durchgangsloch 9b mit
der zweiten Metallverdrahtung 7e elektrisch verbunden,
und die dritte Metallverdrahtung 8c ist durch ein zweites
Durchgangsloch 9c mit der zweiten Metallverdrahtung 7b elektrisch
verbunden. Die anderen Bestandteilselemente der Speicherzelle 1 in
der dritten Ausführungsform
sind grundsätzlich
dieselben wie jene der zweiten Ausführungsform.
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Vierte Ausführungsform
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Als nächstes wird eine vierte Ausführungsform
der vorliegenden Erfindung unter Bezugnahme auf 7 beschrieben. 7 zeigt eine Anordnung der Speicherzelle 1 einer
lastfreien SRAM gemäß der vierten
Ausführungsform
bis zu ersten Metallverdrahtungen. Die Ersatzschaltung der Speicherzelle 1 in der
vierten Ausführungsform
ist dieselbe wie die in der ersten Ausführungsform.
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In der vierten Ausführungsform
sind, wie in 7 gezeigt,
Polysiliciumverdrahtungen 3b und 3d zum Bilden
der Gates der ersten und zweiten Treiber-NMOS-Transistoren N1 und
N2 gebogen.
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Speziell ist die Polysiliciumverdrahtung 3b zwischen
den aktiven Bereichen 2c und 2d gebogen, wobei
ein Teil eines Endes der Polysiliciumverdrahtung 3b auf
der Seite eines Kontaktlochs 4n angeordnet ist, d.h. zur
Drainseite des zweiten Treiber-NMOS-Transistors N2 hin. Die Polysiliciumverdrahtung 3d ist
zwischen den aktiven Bereichen 2c und 2d gebogen,
wobei ein Teil eines Endes der Polysiliciumverdrahtung 3d auf
der Seite eines Kontaktlochs 4m angeordnet ist, d.h. zur Drainsei te
des ersten Treiber-NMOS-Transistors N1 hin. Da die anderen Bestandteilselemente
der Speicherzelle 1 in der vierten Ausführungsform dieselben sind wie
jene in der zweiten Ausführungsform,
kann die vierte Ausführungsform
dieselben Vorteile erzielen wie jene der zweiten Ausführungsform.
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Durch das oben beschriebene Verbiegen
der Polysiliciumverdrahtungen ist es möglich, die Flächen der
Drains der ersten und zweiten Treiber-NMOS-Transistoren N1 und N2
kleiner zu machen als jene der Sourcen der ersten und zweiten Treiber-NMOS-Transistoren N1 und
N2. Folglich ist es möglich,
die Flächen
der aktiven Bereiche der ersten und zweiten Treiber-NMOS-Transistoren N1 und N2
zu reduzieren. Es ist dadurch möglich,
die Wahrscheinlichkeit zu verringern, daß α-Strahlen durch die aktiven
Bereiche der ersten und zweiten Treiber-NMOS-Transistoren N1 und N2 passieren, und den
Widerstand gegenüber
Weichfehlern zu verbessern.
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Fünfte Ausführungsform
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Als nächstes wird eine fünfte Ausführungsform
der vorliegenden Erfindung unter Bezugnahme auf 8 beschrieben. 8 zeigt die Anordnung der Speicherzelle 1 eines
lastfreien SRAM in der fünften
Ausführungsform
bis zu ersten Metallverdrahtungen. Die Ersatzschaltung der Speicherzelle 1 in
der fünften
Ausführungsform
ist dieselbe wie die in der ersten Ausführungsform.
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In der fünften Ausführungsform sind die Gatelängen der
ersten und zweiten Treiber-NMOS-Transistoren N1 und N2 länger gemacht als
jene der ersten und zweiten Zugriffs-PMOS-Transistoren P1 und P2.
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Speziell ist die Breite eines Abschnitts
der auf dem aktiven Bereich 2c lokalisierten Polysiliciumverdrahtung 3b lokal
aufgeweitet, wodurch die Gatelänge
des zweiten Treiber-NMOS-Transistors
N2 länger
gemacht wird als die des zweiten Zugriffs-PMOS-Transistors P2. Die
Breite eines Abschnitts der auf dem aktiven Bereich 2d lokalisierten Polysiliciumverdrahtung 3d ist
lokal aufgeweitet, wodurch die Gatelänge des ersten Treiber-NMOS-Transistors
N1 länger
gemacht wird als jene des ersten Zugriffs-PMOS-Transistors P1. Da
die anderen Bestandteilselemente der Speicherzelle 1 in
der fünften Ausführungsform
dieselben sind wie jene in der zweiten Ausführungsform, kann die fünfte Ausführungsform
dieselben Vorteile wie jene der zweiten Ausführungsform erzielen.
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Indem die Gatelänge von jedem Treiber-MOS-Transistor
länger
gemacht wird als die von jedem Zugriffs-MOS-Transistor, ist es im übrigen möglich, das
Verhältnis
des Leckstromwerts (Ioff) des Treiber-MOS-Transistors
zu demjenigen des Zugriffs-MOS-Transistors
zu verändern,
wenn diese ausgeschaltet sind, und dadurch die H-Pegel-Haltecharakteristik
der Speicherzelle 1 zu verbessern.
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Die Gründe, weshalb die fünfte Ausführungsform
die obigen Vorteile erzielen kann, werden beschrieben. In 12 wird angenommen, daß der Speicherknoten
Na sich beim L-Pegel und der Speicherknoten Nb sich beim H-Pegel
befinden. In einer aus vier Transistoren gebildeten Speicherzelle
wird der Speicherknoten Nb unter Verwendung des Potentials der vorbeladenen
Bitleitung BL2 beim H-Pegel gehalten.
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Der zweite Zugriffs-PMOS-Transistor
P2 wird ausgeschaltet, wenn Daten gehalten werden. Deshalb wird
das Potential des Speicherknotens Nb durch einen Leckstromwert (Ifoff-
P) des zwei ten
Zugriffs-PMOS-Transistors P2 im Fall des Ausschaltens und einen
Leckstromwert (Ioff-N) des zweiten Treiber-NMOS-Transistors
N2 im Fall des Ausschaltens bestimmt. Um den H-Pegel zu halten,
ist es deshalb erforderlich, die Beziehung Ioff-P > Ioff-N zu
erfüllen.
Der Leckstromwert Ioff-P ist vorzugsweise
nicht weniger als 100-mal höher
als der Leckstromwert Ioff-N.
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Dies berücksichtigend ist die Gatelänge von jedem
Treiber-MOS-Transistor
eingestellt, um dadurch den Leckstromwert des Treiber-MOS-Transistors
zu steuern. Speziell wird die Gatelänge der zweiten Treiber-NMOS-Transistors
N2 länger
gemacht als diejenige des zweiten Zugriffs-PMOS-Transistors P2.
Dadurch ist es möglich,
den Leckstromwert Ioff-N kleiner zu machen
als Ioff-P, und dadurch die "H"-Datenhaltecharakteristik
der Speicherzelle 1 zu verbessern.
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Sechste Ausführungsform
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Als nächstes wird eine sechste Ausführungsform
unter Bezugnahme auf 9 bis 11 beschrieben. Die sechste
Ausführungsform
ist ein Beispiel des Anwendens der vorliegenden Erfindung auf eine Zweifachanschluß-Speicherzelle.
Die Ersatzschaltung der Speicherzelle 1 ist in 13 gezeigt. 9 zeigt die Anordnung der Speicherzelle 1 bis
zu dritten Metallverdrahtungen. 10 zeigt
die Anordnung der Speicherzelle 1 bis zu ersten Metallverdrahtungen. 11 zeigt die Anordnung von
zweiten und dritten Metallverdrahtungen.
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Wie in 13 gezeigt
besteht das wichtige Merkmal der sechsten Ausführungsform darin, daß die dritten
und vierten Zugriffs-PMOS-Transistoren P3 und P4 zu der Speicherzelle
in der zweiten Ausführungsform
hinzugefügt
werden. Wie in 9 und 10 gezeigt sind speziell
N-Wannenbereiche auf beiden Seiten eines P-Wannenbereichs bereitgestellt, erste
und zweite Zugriffs-PMOS-Transistoren P1 und P2 sind auf einem der
N-Wannenbereiche
angeordnet, und dritte und vierte Zugriffs-PMOS-Transistoren P3 und P4 sind auf
dem anderen N-Wannenbereich angeordnet.
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Auf dem rechten N-Wannenbereich sind
aktive Bereiche 2e und 2f, die P-Diffusionsbereiche
einschließen,
und Polysiliciumverdrahtungen 3e und 3f gebildet.
Dritte und vierte Zugriffs-PMOS-Transistoren
P3 und P4 sind jeweils in den Überschneidungsabschnitten
zwischen den aktiven Bereichen 2e und 2f und den
Polysiliciumverdrahtungen 3e und 3f gebildet.
Die aktiven Bereiche 2e und 2f sind wie im Fall der
anderen aktiven Bereiche 2a bis 2d linear gebildet
und erstrecken sich in der Richtung senkrecht zu der Richtung, in
der der P-Wannenbereich und die N-Wannenbereiche ausgerichtet sind.
Deshalb erstrecken sich die P-Diffusionsbereiche und die N-Diffusionsbereiche,
die zu Sourcen und Drains werden, ebenfalls in der zu der Richtung
senkrechten Richtung, in welcher der P-Wannenbereich und die N-Wannenbereiche
ausgerichtet sind. Die Polysiliciumverdrahtungen 3e und 3f bilden
die Gates der dritten und vierten Zugriffs-PMOS-Transistoren P3
und P4 und erstrecken sich in der Richtung, in der der P-Wannenbereich
und die N-Wannenbereiche wie im Fall der Polysiliciumverdrahtungen 3a bis 3d ausgerichtet
sind.
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Wie in 10 gezeigt
erstreckt sich die erste Metallverdrahtung 5c auf dem aktiven
Bereich 2e und ist durch ein Kontaktloch 4p elektrisch
mit dem Drain des dritten Zugriffs-PMOS-Transistors P3 verbunden. Zusätzlich erstreckt
sich die erste Metallverdrahtung 5d auf dem aktiven Bereich 2f und
ist durch ein Kontaktloch 4q elektrisch mit dem Drain des
vierten Zu griffs-PMOS-Transistors P4 verbunden. Erste Metallverdrahtungen 5c und 5d erstrecken
sich parallel zu den Wortleitungen.
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Ferner sind erste Metallverdrahtungen 5j, 5k und 5l auf
dem rechten N-Wannenbereich gebildet. Die erste Metallverdrahtung 5j ist
durch ein Kontaktloch 4o elektrisch mit dem Source des
dritten Zugriffs-PMOS-Transistors P3 verbunden. Die erste Metallverdrahtung 51 ist
durch ein Kontaktloch 4r elektrisch mit dem Source des
vierten Zugriffs-PMOS-Transistors P4 verbunden. Die erste Metallverdrahtung 5k ist
durch die Kontaktlöcher 4s und 4t elektrisch
mit den Polysiliciumverdrahtungen 3e und 3f verbunden.
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Wie in 11 gezeigt
sind auf dem rechten N-Wannenbereich zweite Metallverdrahtungen 7e bis 7g gebildet.
Die zweiten Metallverdrahtungen 7f und 7e sind
durch erste Durchgangslöcher 6g und 6f elektrisch
mit den ersten Metallverdrahtungen 5j und 5l verbunden
und werden zu jeweiligen dritten und vierten Bitleitungen BL3 und
BL4. Die zweite Metallverdrahtung 7g ist durch ein erstes
Durchgangsloch 6a elektrisch mit der ersten Metallverdrahtung 5k verbunden.
Die Bitleitungen BL1 und BL2 bauen auf dem linken N-Wannenbereich
einen ersten Anschluß auf,
während
die Bitleitungen BL3 und BL4 auf dem rechten N-Wannenbereich einen zweiten Anschluß aufbauen.
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Die dritten Metallverdrahtungen 8a und 8b, die
zu einem Paar von Wortleitungen (WL1 und WL2) werden, sind auf den
zweiten Metallverdrahtungen 7a bis 7g bereitgestellt.
Die dritte Metallverdrahtung (WL1) 8a ist durch das zweite
Durchgangsloch 9a, die zweite Metallverdrahtung 7a,
das erste Durchgangsloch 6a, die erste Metallverdrahtung 5a und
die Kontaktlöcher 4a und 4b elektrisch
mit den Polysiliciumverdrahtungen 3a und 3c verbunden.
Die dritte Metallverdrahtung (WL2) 8b ist durch das zweite Durchgangsloch 9b,
die zweite Metallverdrahtung 7g, das erste Durchgangsloch 6h,
die erste Metallverdrahtung 5k und die Kontaktlöcher 4s und 4t elektrisch
mit den Polysiliciumverdrahtungen 3e und 3f verbunden.
Die anderen Bestandteilselemente der Speicherzelle 1 in
der sechsten Ausführungsform sind
grundsätzlich
dieselben wie jene der Speicherzelle 1 in der zweiten Ausführungsform.
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Wie in 10 gezeigt
sind die Drains der ersten und dritten Zugriffs-PMOS-Transistoren
P1 und P3 durch die erste Metallverdrahtung 5c, ohne die
Polysiliciumverdrahtung 3b (das Gate des zweiten Treiber-NMOS-Transistors
N2) dazwischenzulegen, mit dem Drain des ersten Treiber-NMOS-Transistors
N1 verbunden. Zusätzlich
sind die Drains der zweiten und vierten Zugriffs-PMOS-Transistoren
P2 und P4 durch die erste Metallverdrahtung 5d, ohne die
Polysiliciumverdrahtung 3d (das Gate des ersten Treiber-NMOS-Transistors
N1) dazwischenzulegen, mit dem Drain des zweiten Treiber-NMOS-Transistors
N2 verbunden. Deshalb ist es möglich,
den Widerstand des Wegs zum Herausziehen des Stroms zu Bitleitungen
zu verringern und dadurch die Zugriffszeit zu verkürzen, d.h.
den SRAM zu beschleunigen.
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Wie in 11 gezeigt
erstrecken sich darüber
hinaus die Bitleitungen BL1 bis BL4 in der Längsrichtung (der Richtung der
kurzen Seite) der Speicherzelle 1, wodurch es möglich gemacht
wird, die Länge
von jeder der Bitleitungen BL1 bis BL4 zu verkürzen. Dadurch ist es möglich, die
Verdrahtungskapazität
von jeder Bitleitung BL1 bis BL4 zu verringern. Da, wie in 11 gezeigt, die Abstände zwischen den
Bitleitungen BL1 bis BL4 verbreitert werden können, ist es im übrigen möglich, die
Kapazität
unter den Bitleitungen zu verringern. Dies kann ebenfalls zu der
Beschleunigung eines SRAM beitragen.
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Wie oben beschrieben ist es möglich, nicht nur
den Vorteil der Verkürzung
der Zugriffszeit des SRAM, sondern auch die folgenden Vorteile zu
erzielen. Da die Polysiliciumverdrahtungen in derselben Richtung
angeordnet sind, ist es möglich,
die Steuerung der Ausmaße
der Gates zu erleichtern. Zusätzlich
sind die aktiven Bereiche und die Diffusionsbereiche linear gebildet.
Aus diesem Grund ist es, obwohl die Polysiliciumverdrahtungen in
der Vertikalrichtung von 1 verschoben
sind, möglich,
jede Gatebreite konstant zu halten und die Veränderung der Eigenschaften der
jeweiligen Transistoren zu vermeiden.
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Darüber hinaus können die
als ersten Anschluß dienenden
Bitleitungen BL1 und BL2 und die als zweiten Anschluß dienenden
Bitleitungen BL3 und BL4 auf den unterschiedlichen N-Wannenbereichen
angeordnet werden, um voneinander getrennt zu sein. Deshalb ist
es möglich,
den solchen Vorteil zu erzielen, daß die Störung zwischen den Anschlüssen kaum
auftritt. In dem in 11 gezeigten
Beispiel sind die N-Wannenbereiche jeweils auf den beiden Seiten
des P-Wannenbereichs bereitgestellt, und die Bitleitungen BL1 und
BL2 als erstem Anschluß und
die Bitleitungen BL3 und BL4 als zweitem Anschluß sind jeweils auf den beiden
Seiten der GND-Leitung beim P-Wannenbereich angeordnet, mit einem
vorbestimmten, dazwischengehaltenen Abstand. Deshalb ist es möglich, die
Störung
zwischen den Anschlüssen
effektiver zu unterdrücken.
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Wenn die Bitleitungen BL1 und BL2
als erstem Anschluß neben
den Bitleitungen BL3 und BL4 als zweitem Anschluß angeordnet sind, neigt die Speicherzelle 1 dazu,
durch Rauschen, welches durch eine Kopplungskapazität verursacht
wird, beeinflußt
zu werden. Dies deshalb, weil wenn das Potential einer Bitleitung
während
eines Schreibbetriebs von einem VDD-Potential zu einem GND-Potential wechselt,
das durch die Kopplungskapazität
ver ursachte Kreuzkopplungsrauschen zu der anderen Bitleitung, die
neben der einen Bitleitung liegt, hinzugefügt wird.
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Beim Lesebetrieb werden Daten durch
Verstärken
einer geringen Potentialdifferenz zwischen einem Bitleitungspaar
unter Verwendung eines Abtastverstärkers gelesen. Wenn ein Schreibbetrieb
auf den Bitleitungen BL1 und BL2 als erstem Anschluß ausgeführt wird
und ein Lesebetrieb auf den Bitleitungen BL3 und BL4 als zweitem
Anschluß ausgeführt wird,
dann kann das Kreuzkopplungsrauschen zu den Bitleitungen BL3 und
BL4 hinzugefügt
werden, um dadurch einen Lesefehler zu verursachen.
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In der sechsten Ausführungsform
befinden sich jedoch die Bitleitungen als dem ersten Anschluß nicht
neben den Bitleitungen als dem zweiten Anschluß, so daß das Problem der Störung zwischen den
Anschlüssen
vermieden werden kann.
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Während
die Ausführungsformen
der vorliegenden Erfindung bisher beschrieben worden sind, sind
von Hause aus geeignete Kombinationen der Merkmale der jeweiligen
Ausführungsformen
beabsichtigt. Zusätzlich
ist die vorliegende Erfindung nicht nur auf lastfreie SRAMs, sondern
auch auf ein SRAM anwendbar, welches zwei Lasttransistoren sowie
vier Transistoren aufweist, d.h. mit insgesamt sechs Transistoren.
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Gemäß der vorliegenden Erfindung
ist es möglich,
den Widerstand des Wegs bzw. Pfads zwischen dem Drain eines Zugriffs-MOS-Transistors und
dem Drain eines Treiber-MOS-Transistors, d.h. dem Leitungsweg zwischen
der Bitleitung und der Grundleitung, zu verringern. Da es möglich ist,
die ersten und zweiten Bitleitungen zu verkürzen und einen breiten Abstand
zwischen den Bitleitungen sicherzustellen, ist es zusätzlich möglich, die
Verdrahtungskapazität
von jeder Bitleitung zu verringern.
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Dadurch ist es möglich, einen SRAM zu beschleunigen.
Ferner ist es möglich,
Abweichungen in der Breite und den Positionen der Bildung von Mustern
für Gates
oder dergleichen nach der Fotolitographie zu verringern und jedes
Gate bis zu einem gewissen Ausmaß in der Längsrichtung davon verschieben
zu lassen. Es ist deshalb möglich,
einen Spielraum für
Abweichungen der Gates und der Diffusionsbereiche während der
Bildung sicherzustellen.
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Wenn gemeinsam genutzte Kontakte,
die die Gates der Treiber-MOS-Transistoren
und die Drains der Treiber-MOS-Transistoren erreichen, bereitgestellt
werden, ist es möglich,
die Anzahl von Kontaktabschnitten zu verringern und die Herstellungsausbeute
zu verbessern.
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Wenn die ersten und zweiten Zugriffs-MOS-Transistoren
ferner so angeordnet sind, daß sie
in der Richtung ausgerichtet sind, in welcher sich die Wortleitung
erstreckt, ist es möglich,
die Länge
der Speicherzelle in der Ausbreitungsrichtung der Bitleitungen weiter
zu reduzieren und die Länge
von jeder Bitleitung in jeder Speicherzelle weiter zu verkürzen.
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Wenn die zweite Metallverdrahtung
aus einer Metallverdrahtung auf einer Schicht oberhalb der ersten
Metallverdrahtung gebildet ist, ist es möglich, eine Kapazität zwischen
den ersten und zweiten Metallverdrahtungen zu bilden. Es kann eine
gewünschte
Kapazität
zwischen den ersten und zweiten Metallverdrahtungen zum Beispiel
durch Überlappen
der ersten Metallverdrahtung mit der zweiten Metallverdrahtung gebildet
werden. Es ist deshalb möglich, eine
gewünschte
Kapazität
zwischen den Speicherknoten zu bilden und den Widerstand gegenüber Weichfehlern
zu verbessern.
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Wenn die Fläche von jedem der Drains der ersten
und zweiten Treiber-MOS-Transistoren kleiner gemacht wird als die
Fläche
von jedem der Sourcen der ersten und zweiten Treiber-MOS-Transistoren, ist es
möglich,
die Fläche
des aktiven Bereichs des Treiber-MOS-Transistors zu verringern.
Es ist deshalb möglich,
den Widerstand gegenüber
Weichfehlern zu verbessern.
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Durch Verbiegen der ersten und zweiten
Verdrahtungen zum Bilden der Gates der ersten und zweiten Treiber-MOS-Transistoren
können
die Gates der ersten und zweiten Treiber-MOS-Transistoren zu der
Seite des Drains der ersten und zweiten Treiber-MOS-Transistoren hin angeordnet werden.
Es ist deshalb möglich,
die Fläche
des Drains von jedem Treiber-MOS-Transistor kleiner zu machen als
die Fläche
der Source des Treiber-MOS-Transistors
und die oben beschriebenen Vorteile zu erzielen.
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Wenn eine Gatelänge von jedem Treiber-MOS-Transistor
länger
gemacht wird als die Gatelänge
von jedem der Zugriffs-MOS-Transistoren,
ist es möglich,
den Leckstrom des Treiber-MOS-Transistors
im Fall des Ausschaltens geringer zu machen als dem des Zugriffs-MOS-Transistors.
Es ist deshalb möglich,
die H-Pegel-Haltecharakteristik, d.h. die Datenhaltecharakteristik
von Daten zu verbessern.
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Wenn die Breiten der ersten und zweiten Verdrahtungen
zum Bilden der Gates der ersten und zweiten Treiber-MOS-Transistoren
lokal aufgeweitet sind, kann die Gatelänge von jedem der ersten und zweiten
Treiber-MOS-Transistoren länger
gemacht werden als die Gatelänge
von jedem der ersten und zweiten Zugriffs-MOS-Transistoren. Es ist
möglich, die
oben beschriebenen Vorteile zu erzielen.
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Wenn die vorliegende Erfindung auf
einen SRAM mit Zweifachanschluß-Speicherzellen
angewandt wird, können
dieselben Vorteile wie die oben beschriebenen erwartet werden. Wenn
die ersten und zweiten Bitleitungen bei der zweiten Wanne gebildet
sind und die dritten und vierten Bitleitungen bei der dritten Wanne
gebildet sind, ist es möglich,
das Kreuzkopplungsrauschen, welches durch die Kopplungskapazität zwischen
den Anschlüssen
verursacht wird, zu verringern und die Störung zwischen den Anschlüssen zu
unterdrücken.
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Obgleich die vorliegende Erfindung
im Detail beschrieben und veranschaulicht wurde, wird natürlich klar,
daß dies
nur zur Veranschaulichung und in Beispielen erfolgt ist und nicht
als Einschränkung
zu verstehen ist, wobei der Umfang der vorliegenden Erfindung nur
durch den Inhalt der beigefügten
Ansprüche
begrenzt ist.