DE69105334T2 - Gestapelte Bitleitungs-Architektur für Speicherzellenmatrix hoher Dichte vom Typ "cross-point". - Google Patents

Gestapelte Bitleitungs-Architektur für Speicherzellenmatrix hoher Dichte vom Typ "cross-point".

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DE69105334T2
DE69105334T2 DE69105334T DE69105334T DE69105334T2 DE 69105334 T2 DE69105334 T2 DE 69105334T2 DE 69105334 T DE69105334 T DE 69105334T DE 69105334 T DE69105334 T DE 69105334T DE 69105334 T2 DE69105334 T2 DE 69105334T2
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Sang H Dhong
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Description

  • Diese Erfindung bezieht sich auf Architekturen dynamischer Arbeitsspeicher, insbesondere auf eine Architektur mit einer offenen Bitleitung für Speicherzellen vom Typ "Achsenkreuz", die sich elektrisch wie eine gefaltete Bitleitungsstruktur verhält.
  • Beim früheren dynamischen Arbeitsspeicher (DRAM) wurde eine offene Bitleitungs-Architektur zur Bildung einer Speicherzellenmatrix vom Typ "Achsenkreuz" verwendet; siehe Figur 1a. Die herkömmliche offene Bitleitungs-Architektur 1 besteht aus Leseverstärkern 2 und Wahr-Speicherzellen 4 des Typs "Achsenkreuz", die sich an den Schnittpunkten der Bitleitungen 6 mit den Wortleitungen 8 auf einer Seite des Leseverstärkers 2 bilden, sowie aus den komplementären Achsenkreuzspeicherzellen 4' an den Schnittpunkten der Bitleitungen 6' mit den Wortleitungen 8' auf der anderen Seite des Leseverstärkers 2. Die offene Bitleitungs-Architektur ermöglicht eine hohe Packungsdichte der Speicherzellen und eine Achsenkreuzanordnung der Zellstrukturen, durch die der verfügbare Zellenmatrixraum optimal ausgenutzt wird. Die offene Bitleitungs- Architektur weist mehrere Unzulänglichkeiten auf, zu denen Rauschen im Differenzmodus gehört, das zu einer geringen Rauschfestigkeit und einem geringen Leseverstärkerabstand führt, wodurch die Auslegung der Leseverstärker erschwert wird. Außerdem sind die Spalten-Decoder, die an den Rändern des DRAM-Chips angeordnet sind, nur schwer zu positionieren. Dazu kommt, daß sich die Bitleitungen und ihre Komplemente in verschiedenen Substratsenken befinden, was zu stärkeren Bitleitungs-Schwingstörungen beiträgt. Und schließlich hat die Einheit eine durch das Rauschen im Differenzmodus verursachte höhere Empfindlichkeit gegenüber Alphateilchen, wodurch sporadische Fehler verstärkt auftreten.
  • Zu der in Figur 1b dargestellten gefalteten Bitleitungs-Architektur wurde übergegangen, um die Rauschfestigkeit der Einheit zu verbessern und gleichzeitig größere Abstände bei der Auslegung des Leseverstärkers und der Decoder zu ermöglichen. Wie in Figur 1b dargestellt, weist die herkömmliche gefaltete Bitleitungs-Architektur eine Vielzahl von Leseverstärkern 3 auf, von denen jeder mit einem entsprechenden Paar Wahr-Bitleitungen und Komplement- Bitleitungen 5 bzw. 5', die sich auf einer Seite des Verstärkers 3 befinden, versehen ist. Speicherzellen werden an den Schnittpunkten der Bitleitungen 5 mit den Wortleitungen 7 bzw. an den Schnittpunkten der Bitleitungen 5' mit den Wortleitungen 7' gebildet. Die gefaltete Bitleitungs-Architektur weist eine hohe Rauschfestigkeit auf, die auf eine bessere Rauschunterdrückung beim Gleichtaktrauschen und den günstigeren Leseverstärkerabstand, durch den die Leseverstärker leichter zu implementieren sind, zurückzuführen ist. Dazu kommt noch, daß die Spalten-Decoder ohne Probleme entlang der Kante der Zellenmatrix angeordnet werden können. Außerdem befinden sich sowohl die Wahr-Bitleitungen als auch ihre Komplemente in der gleichen Substratsenke und erzeugen ein Gleichtaktrauschen, das das Substratrauschen aufhebt. Weiterhin wird eine verringerte Empfindlichkeit der Einheit gegenüber Alphateilchen erzielt, da einige Alphabits zu einem Gleichtaktrauschen führen können. Allerdings ist die Packungsdichte der gefalteten Bitleitungs-Architektur geringer als die der offenen Bitleitungs-Architektur, und es kann auch keine Zellenstruktur vom Typ "Achsenkreuz" genutzt werden; damit wird der Zellenmatrixraum nur ungenügend genutzt.
  • Ein Versuch, mit dieser Technik eine DRAM-Architektur zu schaffen, die die Vorteile sowohl der offenen als auch der gefalteten Bitleitungs-Architektur aufweist, wird von Shah et al. unter dem Titel "A 4-Mbit DRAM with Trench-Transistor Cell" im IEEE-Journal Solid State Circuits, 21(5) 1986, beschrieben. Shah et al. offenbaren eine doppelseitig angepaßte gefaltete Bitleitungs-Architektur mit segmentierten Bitleitungen. Die Segmente sind über Segment-Ansteuertransistoren mit einer zweiten globalen Bitleitung aus Metall verbunden. Es besteht dabei eine kapazitive Unsymmetrie, und es wird ein kompliziertes Verfahren offenbart, bei dem verschiedene Segment-Ansteuertransistoren je nach dem gelesenen Segment ein- und ausgeschaltet werden.
  • Ebenfalls interessant ist die Publikation auf Seite 246 des IBM Technical Disclosure Bulletin, Vol. 30, Nr. 11 vom April 1988, in der eine doppelt gekreuzte pseudo-gefaltete Bitleitungs-Architektur offenbart wird, die zwar eine Achsenkreuzstruktur aufweist, bei der die Verbindung zum Leseverstärker und zu den Spalten- Decodern aber nach der Darstellung in Figur 2 der Publikation der einer gefalteten Bitleitung entspricht. Das Dokument offenbart ein Umsetzungsmittel für Bitleitungen, bei der nur zwei Verbindungsebenen genutzt werden.
  • JP-A-62-63465 (NEC IC Microcomputer Systems) verweist auf eine Konfiguration eines Signalleitungspaars, bei der die zwei Signalleitungen gleichmäßig verdrillt sind. Die Signale in den Signalleitungen sind einander entgegengesetzt, so daß das von einer Leitung erzeugte Rauschen das der anderen Leitung aufhebt.
  • In dem von Hidaka et al. im IEEE-Journal Solid State Circuits, Vol. 24, Nr. 1 vom Februar 1989 auf den Seiten 21 bis 27 veröffentlichten Artikel "Twisted Bit-Line Architecture for Multi- Megabit DRAMs" werden verdrillte Bitleitungs-Architekturen zur Verringerung des Koppelrauschens zwischen den Bitleitungen beschrieben. DE-A-39 15 438 (Mitsubishi) offenbart ebenfalls eine verdrillte Bitleitungs-Architektur sowie ein Verfahren zu ihrer Herstellung.
  • Es besteht die Absicht, eine DRAM-Architektur zu entwickeln, die die Vorteile sowohl der offenen Bitleitungs-Architektur für Achsenkreuzspeicherzellen als auch die der gefalteten Bitleitungs- Architektur nutzt und die leicht realisiert und ohne Probleme an die in Zukunft zu erwartenden Multi-Megabit-Architekturen angepaßt werden kann. Insbesondere sollte die Architektur ein Minimum der Substratoberfläche nutzen.
  • Diese Erfindung bezieht sich auf eine Halbleiterspeichereinheit, wie in Anspruch 1 definiert, und auf ein Verfahren zu ihrer Herstellung.
  • Das Umsetzungsmittel wird implementiert, indem man zusätzlich zur ersten und zweiten Schicht eine dritte Metallschicht verwendet. Das Verbindungsschema des Umsetzungsmittels weist Mittel zur Verbindung der ersten Metallschicht über der dritten Schicht und zur Verbindung der zweiten Schicht über der ersten Schicht auf. Die Verbindungen werden durch Kontakte hergestellt; ansonsten sind die Metallschichten gegeneinander isoliert. Ein Kontakt dient auch der Verbindung der ersten Metallschicht mit den Speicherzellen.
  • Die gestapelte Bitleitungs-Architektur dieser Erfindung führt unter Anwendung der herkömmlicheren und dichter gepackten offenen Bitleitungen zu einer gefalteten Bitleitungsstruktur mit hoher Rauschfestigkeit. Die Anordnung der Bitleitungspaare in übereinanderliegenden Metalleitungen, die sich über die gesamte Breite der Struktur erstrecken, verhindert das Auftreten kapazitiver Abweichungen. Außerdem ermöglicht die Verwendung von drei Metallschichten im Umsetzungsmittel einen optimalen und kompakten Aufbau, der ohne räumliche Nachteile im restlichen Teil der Zellmatrix reproduziert werden kann. Die Struktur kann n Umsetzungsmittel haben, wobei n eine ungerade Zahl ist. Die Verwendung zusätzlicher Umsetzungsmittel reduziert das Rauschen weiter; der nutzbare Matrixraum wird dabei nur in relativ geringem Maße reduziert. Auf Grund der Reproduzierbarkeit des Aufbaus und der ihr eigenen Layoutcharakteristika kann die Architektur dieser Erfindung leicht an alle Größenveränderungen zukünftiger, technisch fortgeschrittener Multi-Megabit-DRAMs angepaßt werden.
  • Figur 1a ist ein Schema einer herkömmlichen offenen Bitleitungs- Architektur gemäß dem Stand der Technik.
  • Figur 1b ist ein Schema einer herkömmlichen gefalteten Bitleitungs-Architektur gemäß dem Stand der Technik.
  • Figur 2a ist ein Schema einer gestapelten Bitleitungs-Architektur.
  • Figur 2b ist ein Schema einer Architektur mit weiteren Umsetzungsmitteln.
  • Figur 3a ist ein Schema der Bitleitungen mit dem Umsetzungsmittel gemäß dieser Erfindung, die die Bitleitungen zwischen den Speicherzellenmatrizen verbindet.
  • Figur 3b ist eine Schnittdarstellung der Ansicht in Figur 3a entlang der Linie B-B.
  • Figur 3c ist eine Schnittdarstellung der Ansicht in Figur 3a entlang der Linie C-C.
  • Figur 2a zeigt das Schema einer Bitleitungsstruktur einer Halbleiterspeichereinheit. Matrix 10 wird aus einer Vielzahl von Wortleitungen 12 und Bitleitungen 14 gebildet, die rechtwinklig zueinander in Zeilen und Spalten angeordnet sind. Die Wortleitungen 12 bilden die Spalten der Matrix, während die Bitleitungen 14 die Matrixzeilen darstellen. Es handelt sich um eine x-y-Matrix mit x Zeilen und y Spalten. Figur 2a zeigt den Teil der Matrix, der aus den Zeilen 1-8...x und den Spalten 1, 2...i, 1+1...y-1, y besteht. Die Wortleitungen 16 sind Blindleitungen, die für Vergleichszwecke verwendet werden. An jedem Schnittpunkt der Wortleitungen 12 mit den Bitleitungen 14 befindet sich eine Halbleiterspeicherzelle 18 oder 18', die in einem Halbleitersubstrat gebildet wird. Am Rand der Matrix 10 ist eine Vielzahl von Leseverstärkern 20 angeordnet.
  • Die Bitleitungen 14 bestehen jeweils aus einem Paar übereinanderliegenden Bitleitungen in der ersten und der zweiten Metallschicht. Jedes Bitleitungspaar besteht wiederum aus einer Wahr- Bitleitung und der entsprechenden Komplement-Bitleitung, die beide mit dem entsprechenden Leseverstärker verbunden sind. Üblicherweise werden die Bitleitungen mit BL1, BL2, BL3...BL8 bezeichnet und die Komplement-Bitleitungen mit , , ... . Die Leseverstärker erhalten die Bezeichnungen SA1, SA2, SA3...SA8.
  • Weiterhin stellt die dünne durchgehende Linie die erste Metallschicht dar und der durch zwei Linien dargestellte Streifen die zweite Metallschicht, die über der ersten Metallschicht angeordnet ist. Leseverstärker SA1 hat also, wie in Figur 2a gezeigt, einen Eingang, der mit der in der ersten Metallschicht gebildeten Bitleitung verbunden ist, sowie einen Eingang, der mit der in der zweiten Metallschicht gebildeten Bitleitung BL1 verbunden ist. Auf gleiche Art hat der Leseverstärker SA2 einen Eingang, der mit der Bitleitung in der ersten Metallschicht verbunden ist, sowie einen Eingang, der mit der Bitleitung BL2 in der zweiten Metallschicht verbunden ist.
  • Weiterhin enthält die Matrix 10 ein Mittel 22 zum Kreuzen der übereinandergestapelten Wahr-Bitleitungen und Komplement-Bitleitungen eines jeden Bitleitungspaares 14, so daß sich die Wahr- und Komplement-Bitleitungen dann in der jeweils anderen Metallschicht befinden. In der in Figur 2a gezeigten Struktur ist ein einzelnes Umsetzungsmittel 22 dargestellt, die die Struktur in die Abschnitte 24 und 26 unterteilt. Im Abschnitt 24 befindet sich die Bitleitung BL1 in der ersten Metallschicht und Bitleitung in der zweiten Metallschicht. Durch das Umsetzungsmittel 22 wird das Bitleitungspaar so gekreuzt, daß sich Bitleitung BL1 im Abschnitt 26 in der zweiten Metallschicht befindet und Bitleitung in der ersten Metallschicht. Dementsprechend befindet sich die Bitleitung BL2 im Abschnitt 26 in der ersten Metallschicht und Bitleitung in der zweiten Metallschicht, und das Umsetzungsmittel 22 kreuzt das Bitleitungspaar so, daß sich Bitleitung im Abschnitt 24 in der zweiten Metallschicht befindet und Bitleitung BL2 in der ersten Metallschicht.
  • Das Umsetzungsmittel 22 kreuzt aber nicht nur die übereinanderliegenden Bitleitungspaare 14, sondern auch die Zeile, in der sich das Leitungspaar befindet, mit einem benachbarten Bitleitungspaar. Benachbarte Bitleitungspaare bilden Teilmatrizen, die aus einem ersten und einem zweiten Bitleitungspaar bestehen. Wie in Figur 2a ersichtlich, wird eine erste Teilmatrix 21 durch die Bitleitungspaare auf den Zeilen 1 und 2 gebildet und eine zweite Teilmatrix 23 durch die Bitleitungspaare auf den Zeilen 3 und 4; die Teilmatrizen 25 und 27 werden auf die gleiche Art gebildet. In der Teilmatrix 21 befindet sich das aus den Bitleitungen BL1 und bestehende Bitleitungspaar auf Zeile 2 des Abschnittes 24 und das aus den Bitleitungen BL2 und bestehende Bitleitungspaar auf Zeile 1 des Abschnittes 24. Das Umsetzungsmittel 22 kreuzt die Anordnung der Bitleitungspaare in der Ebene so, daß sich das aus den Bitleitungen BL1 und bestehende Bitleitungspaar nun auf Zeile 1 des Abschnittes 26 befindet und das aus den Bitleitungen BL2 und bestehende Bitleitungspaar auf Zeile 2 des Abschnittes 26. Das Umsetzungsmittel 22 kreuzt sowohl die vertikale Anordnung der Bitleitungen in jedem Bitleitungspaar als auch die planare Anordnung der Bitleitungspaare in jeder Teilmatrix.
  • Weiterhin ist die Bitleitung BL1 mit den Wahr-Speicherzellen 18 auf Zeile 2 des Abschnittes 24 und Bitleitung mit den komplementären Speicherzellen 18' auf Zeile 1 des Abschnittes 26 verbunden. Auf gleiche Art ist die Bitleitung BL2 mit den Wahr- Speicherzellen 18 auf Zeile 2 des Abschnittes 26 und Bitleitung mit den komplementären Speicherzellen 18' auf Zeile 1 des Abschnittes 24 verbunden.
  • Die aus den Bitleitungspaaren bestehenden Teilmatrizen können sowohl vertikal als auch planar n-mal gekreuzt werden, wobei n ungerade und ganzzahlig ist. Figur 2b stellt eine Einheit 10 dar, bei der jede der aus Bitleitungspaaren bestehenden Teilmatrizen dreimal gekreuzt ist. Außer den in einer Spalte angeordneten Umsetzungsmitteln 22, durch die die Abschnitte 24 und 26 gebildet werden, gibt es eine zweite Spalte von Umsetzungsmitteln 28 sowie eine dritte Spalte von Umsetzungsmitteln 30, die die zusätzlichen Abschnitte 32 und 34 bilden. Die Verwendung zusätzlicher Umsetzungsmittel dient der weiteren Reduzierung des Rauschens, wobei der nutzbare Matrixraum nur geringfügig verkleinert wird.
  • Die gestapelte Bitleitungs-Architektur bietet die Vorteile sowohl der gefalteten als auch der offenen Bitleitungs-Architekturen. Die gestapelte Bitleitungs-Architektur ermöglicht eine hohe Zellendichte und weist eine hohe Rauschfestigkeit auf. Durch die Art des Aufbaus werden reproduzierbare Strukturen geschaffen, die aus Paaren gefalteter Bitleitungen bestehen und die Realisierung der Architektur auf Chips hoher Dichte erleichtern.
  • Bei der immer größer werdenden Packungsdichte bei DRAMs (16 Mbit bis 64 Mbit und darüber) ist die geringe Rauschfestigkeit der offenen Bitleitungs-Architektur nicht mehr akzeptabel. Durch die Verwendung zweier Metallschichten für jedes Bitleitungspaar kann eine gefaltete Bitleitungsstruktur hoher Rauschfestigkeit erzielt werden, wobei aber das herkömmlichere offene Bitleitungsschema höherer Dichte verwendet wird. Wird eine zweite Verbindungsschicht verwendet, die sich über der ersten Bitleitungsschicht befindet, und werden die beiden Leitungen dann gekreuzt, einmal oder eine ungerade Anzahl von Malen, kann die erwünschte gefaltete Bitleitungs-Architektur mit den Charakteristika hoher Dichte realisiert werden. Durch das symmetrisch ausgelegte Verdrahtungsmuster werden die kapazitiven Abweichungen entlang der Bitleitungen und ihrer Komplemente auf einem Minimum gehalten. Wie bei der gefalteten Bitleitungsstruktur befinden sich alle Leseverstärker und Decoder auf beiden Seiten der Zellenmatrix am Rande, wodurch sich ein günstigerer Leseverstärkerabstand und verringerte Bitleitungs- Schwingstörungen ergeben. Ein weiterer Vorteil der gestapelten Bitleitungs-Architektur besteht in ihrer Fähigkeit, durch Anordnung aller ausgewählten Bitleitungen und ihrer Komplemente in der gleichen Substratsenke das Substratrauschen zu unterdrücken. Nachdem die Leseverstärker aktiviert worden sind, werden die logischen Pegel sowohl der Bitleitungen als auch ihrer Komplemente mit annähernd gleichen Werten des Substratrauschens beaufschlagt. Da die Kapazität zwischen benachbarten Bitleitungen gleichermaßen auf die paarigen und kapazitiv abgeglichenen Bitleitungen aufgeteilt ist, werden bei dieser Auslegung das Rauschen im Differenzmodus und das abgeglichene Substratrauschen aufgehoben, indem sie in Gleichtaktrauschen umgewandelt werden.
  • Die Speichermatrix gemäß dieser Erfindung und insbesondere das Umsetzungsmittel 22 werden im folgenden genauer beschrieben, wobei auf die Figuren 3a, 3b und 3c Bezug genommen wird. Umsetzungsmittel 22 wird in der bevorzugten Ausführung dargestellt, bei der drei Metallschichten und geeignete Kontakte zum Anschluß der zweiten Schicht über der ersten Schicht und der ersten Schicht über der dritten Schicht verwendet werden. Jede der drei Metallschichten, aus denen das Mittel 22 besteht, kann aus einem Metall wie Aluminium und Wolfram oder aus polykristallinem Silizium bestehen. Die bevorzugte Ausführung in Figur 3a ist durch eine kompakte Auslegung ohne Verluste an Matrixraum zwischen den Bitleitungen charakterisiert.
  • In Figur 3a wird die erste Metallschicht durch eine Schraffur von links oben nach rechts unten dargestellt, die zweite Schicht durch eine Schraffur von links unten nach rechts oben und die dritte Schicht durch eine gepunktete Fläche. Die dritte Schicht besteht typischerweise aus einem polykristallinen Silizium, die erste und zweite Schicht bestehen aus Aluminium. Die drei Schichten sind senkrecht so angeordnet, daß sich die dritte Schicht auf der untersten Ebene befindet, die erste Schicht auf der mittleren Ebene und die zweite Schicht auf der oberen Ebene. Es sind außerdem drei Kontakte sichtbar: einer als gepunktetes Quadrat in einem Quadrat, der die erste Metallschicht mit der Polysiliziumschicht verbindet; einer in Form eines X in einem Quadrat, der die erste Metallschicht mit einer Diffusionsschicht verbindet, die Teil der Speicherzelle 14 ist; und einer in Form eines Quadrats in einem Quadrat, der die zweite Metallschicht mit der ersten Metallschicht verbindet.
  • Figur 3a ist eine Draufsicht der Teilmatrix 21 in Figur 2a. Auf Zeile 2, Abschnitt 24, befindet sich die Bitleitung BL1 in der ersten Metallschicht; sie ist über die Kontakte 29 mit allen Wahr- Speicherzellen 18 verbunden. Die Bitleitung BL1 reicht bis in das Umsetzungsmittel 22 auf Zeile 2 und wird durch die abgewinkelte Leitung 31 mit dem Kontakt 36 auf Zeile 1 verbunden. Der Kontakt 36 verbindet die erste Metallschicht auf der mittleren Ebene mit der zweiten Metallschicht auf der oberen Ebene. Die Bitleitung BL1 verläuft auf der oberen Ebene durch das restliche Umsetzungsmittel 22 und durch Abschnitt 26 über den Speicherzellen 18' und der Bitleitung . Auf Zeile 1, Abschnitt 24, befindet sich die Bitleitung in der ersten Metallschicht; sie ist über die Kontakte 29 mit allen Speicherzellen 18' verbunden. Die Bitleitung reicht innerhalb des Umsetzungsmittels 22 bis zum Kontakt 38, der die erste Metallschicht mit der Polysiliziumschicht verbindet. Die Bitleitung wird durch die Kontaktleitung 33 aus Polysilizium abgewinkelt und auf die Zeile 2 umgelegt. Die Bitleitung erstreckt sich auf Zeile 2 zum Kontakt 40, der die Polysiliziumschicht und die erste Metallschicht miteinander verbindet. Die Bitleitung erstreckt sich auf Zeile 2 in der ersten Metallschicht vom Kontakt 40 zu dem die erste mit der zweiten Metallschicht verbindenden Kontakt 42 auf Zeile 2. Die Bitleitung erstreckt sich auf Zeile 2 in der zweiten Metallschicht durch den Abschnitt 26 über der Bitleitung BL2.
  • Die Bitleitung BL2 befindet sich in der ersten Metallschicht in Abschnitt 26 auf Zeile 2; sie ist über die Kontakte 29 mit allen Speicherzellen 18 verbunden. Die Bitleitung BL2 reicht innerhalb des Umsetzungsmittels 22 bis zum Kontakt 44, der die erste Metallschicht mit der Polysiliziumschicht verbindet. Die Bitleitung BL2 wird in der Kontaktschicht aus Polysilizium bei 35 abgewinkelt, auf die Zeile 1 umgelegt und bis zum Kontakt 46 geführt. Der Kontakt 46 verbindet die Siliziumschicht mit der ersten Metallschicht. Die Bitleitung BL2 verläuft auf Zeile 1 in der ersten Metallschicht zum Kontakt 48, der die erste mit der zweiten Metallschicht verbindet. Die Bitleitung BL2 verläuft durch den Abschnitt 24 in der zweiten Metallschicht über der Bitleitung . Die Bitleitung befindet sich im Abschnitt 26 in der ersten Metallschicht und ist über die Kontakte 29 mit den Speicherzellen 18' verbunden. Die Bitleitung erstreckt sich auf Zeile 1 in das Umsetzungsmittel 22 und wird durch die Leitung 37 abgewinkelt und zum Kontakt 49 auf Zeile 2 geführt. Der Kontakt 49 verbindet die erste Metallschicht mit der zweiten Metallschicht. Innerhalb des Umsetzungsmittels 22 verläuft die Bitleitung auf Zeile 2 bis zum Abschnitt 24. Die Bitleitung verläuft durch den Abschnitt 24 in der zweiten Metallschicht über der Bitleitung BL1.
  • Die Bitleitungspaare BL1/ und BL2/ auf den Zeilen 1 und 2 stellen die Teilmatrix 21 dar. Bei einer Ausführungsform sind die Verbindungen und Übergänge der Bitleitungen im Umsetzungsmittel 22 in jeder weiteren Teilmatrix der Matrix 10 mit den für die Teilmatrix 21 beschriebenen Anschlüssen und Übergängen identisch. Bei einer alternativen Ausführungsform hätten alternative Teilmatrizen ein Anschluß- und Übergangsschema, das dem der benachbarten Teilmatrizen spiegelbildlich entspricht.
  • Figur 3b ist eine Schnittdarstellung entlang der Linie BB in Figur 3a, die wiederum einen Schnitt durch die Zeile 2 darstellt. Die Bitleitung BL1 verläuft in der ersten Metallschicht und ist über den Kontakt 29 im Abschnitt 24 mit dem Zugriffstransistor der Speicherzellen 18 verbunden. Jeder Kontakt 29 befindet sich zwischen Speicherzellenpaaren und verbindet die Bitleitung daher mit zwei Zellen. Ein Teil der abgewinkelten Kontaktleitung 31, von der BL1 auf Zeile 2 umgelegt wird, erscheint auf Zeile 1. Die Bitleitung verläuft im Abschnitt 24 über der Bitleitung BL1 in das Umsetzungsmittel 22 und dort bis zum Kontakt 49. Der Kontakt 49 verbindet die Bitleitung , die sich auf der zweiten Metallschicht befindet, mit der ersten Metallschicht; ein Teil der abgewinkelten Leitung 37 ist zu sehen. Der Kontakt 42 verbindet die Bitleitung mit der ersten Metallschicht, und die Leitung erstreckt sich in der ersten Schicht bis zum Kontakt 40. Dieser verbindet die Leitung mit der dritten Metallschicht (die typischerweise aus Polysilizium besteht); in der dritten Metallschicht verläuft die Leitung auf Zeile 1 bis zur abgewinkelten Leitung 33, durch die sie auf die Zeile 2 umgelegt wird. Wie in Figur 3b zu sehen ist, sind die erste, zweite und dritte Metalleitung an den Stellen der Struktur, wo die Bitleitungen nicht durch Kontakte miteinander verbunden sind, durch ein geeignetes Material, zum Beispiel SiO&sub2;, gegeneinander isoliert.
  • Die Speicherzellen 18 und 18' bestehen vorzugsweise aus vertikal angeordneten Grabentransistor- und Kapazitäts-Speicherzellen- Strukturen wie beispielsweise den im US-Patent 4,816,884 beschriebenen, das auf den gleichen Patentinhaber übertragen wurde wie diese Erfindung. Die Speicherzellen können aber auch mit Hilfe von herkömmlichen planaren Zugriffstransistor- und Grabenkondensator- Strukturen gebildet werden. Figur 3b zeigt eine vertikale Grabentransistor-Struktur mit einem Zugriffstransistor 50 in einem flachen U-förmigen Graben, der über einem Speicherkondensator 52 in einem tiefen, U-förmigen Graben in der Substratplatte angeordnet ist. Die Zellen sind mit Hilfe einer selbstjustierenden epitaxialen Aufwachsmethode, kombiniert mit neuester CMOS-Technik, geschaffen worden. Auf die gesamte Offenbarung des US-Patents 4,816,884 wird hier Bezug genommen, das damit Bestandteil dieser Unterlage wird.
  • Figur 3c dieser Erfindung ist eine Schnittdarstellung des Speicherzellenabschnittes 12 entlang der Linie CC in Figur 3a und zeigt einen vertikalen Grabentransistor 50 und einen Grabenkondensator 52. Die Ausführung weist ein Siliziumsubstrat 54 auf, das zum Zwecke der Beschreibung vom Typ p+ ist. In einem n-Senken- Bereich 62, der sich innerhalb einer p-Epitaxialschicht 64 befindet, wird eine p-Kanal-Übertragungseinheit mit Gate 56, Source 58 und Drain 60 geschaffen. Ein Grabenkondensator, der mit hochdotiertem Polysilizium p+ gefüllt ist, befindet sich im Substrat 54. Eine Schicht 68 aus SiO&sub2;/Si&sub3;N&sub4;/SiO&sub2; auf den Seitenwänden des Grabens dient der Isolierung des Speicherkondensators. Eine mit p+ dotierte vertikale Verbindung 70 dient dem Anschluß des Quellenbereiches der Übertragungseinheit und der Speicherelektrode 66 des Grabenkondensators. Die Diffusionsschicht 62 ist der Bitleitungskontakt-Bereich, der mit dem Drain der Übertragungseinheit verbunden ist, und bildet auch den Kontakt für den Anschluß der ersten Metallschicht. Auf die Schicht 62 wird eine Schicht 72 aus einem Isoliermaterial, z.B. SiO&sub2;, aufgetragen, und es wird eine Wortleitung 74 aus Polysilizium gebildet. Eine weitere Isolierschicht 76 wird auf die Wortleitung aufgebracht und auf diese die einzelnen Bereiche aus leitendem Material, die die Bitleitungen 78 bilden, die in der ersten Metallschicht verlaufen. Auf die Schicht 76 wird noch einmal eine Isolierschicht 79 aufgebracht und auf diese die einzelnen Bereiche aus leitendem Material, die die Bitleitungen 80 in der zweiten Metallschicht bilden. Die n-Senke 62 erstreckt sich über die gesamte Speicherzellenfläche, die aus den Abschnitten 24, 22 und 26 besteht, so daß sich alle Speicherzellen in einer einzigen n-Senke befinden.
  • Bei der Schaffung der Speichereinheit gemäß dieser Erfindung besteht der Schritt 1 aus der Bildung des Grabenkondensators. In Schritt 2 werden die Diffusionsbereiche geschaffen. Schritt 3 umfaßt die Schaffung der Transistorgräben, die mit Polysilizium ausgefüllt werden, wodurch das Übertragungsgate des Transistors und die Wortleitungen geschaffen werden. Außerdem werden die Polysilizium-Verbindungsleitungen im Mittel 22 geschaffen. Auf das Polysilizium werden eine Isolierschicht und die erste Metallschicht zur Schaffung der Bitleitungen auf der ersten Ebene aufgetragen. Zwischen dem Polysilizium und der ersten Metallschicht werden im Mittel 22 sowie in den Abschnitten 24 und 26 Kontaktlöcher angebracht, die mit einem geeigneten Material - z.B. Wolfram - gefüllt werden, um so eine Verbindung zwischen dem Polysilizium und der ersten Metallschicht zu schaffen. Daraufhin wird eine weitere Isolierschicht aufgetragen, und die oberen Bitleitungen aus Metall werden aufgetragen.
  • Die dritte Verbindungsebene im Umsetzungsmittel ermöglicht einen optimalen und kompakten Aufbau, der ohne räumliche Nachteile im restlichen Teil der Zellmatrix reproduziert werden kann. Auf Grund der Reproduzierbarkeit des Aufbaus und der ihr eigenen Layout- charakteristika kann die Architektur leicht an alle Größenveränderungen zukünftiger, technisch fortgeschrittener Einheiten angepaßt werden. Selbst bei einer Optimierung der Kontaktgröße und einer Verringerung der Verbindungsabstände wird die Konfiguration des Aufbaus nur minimal geändert. Die Grundmaße für Kontakte und Randüberlappungen sind die Zwangsbedingungen, durch die die Größe des Umsetzungsbereiches bestimmt wird. Obgleich nicht gefordert, würden randlose Kontakte die an sich schon hohe Packungsdichte dieser Ausführungsform noch betrachtlich erhöhen. Die gestapelte Bitleitungs-Architektur dieser Erfindung kann die Forderungen bezüglich einer hohen Packungsdichte und hohen Rauschfestigkeit für zukünftige Generationen sehr hochentwickelter Speicherchips ohne weiteres erfüllen.

Claims (14)

1. Eine Halbleiterspeichereinheit mit:
einer Matrix (10) aus Speicherzellen vom Typ "Achsenkreuz" (18, 18'), die in einemHalbleitersubstrat (54) so in Zeilen und Spalten angeordnet sind, daß sich eine Matrix ergibt;
einer Vielzahl von Wortleitungen (12), die in den Spalten der Matrix mit den genannten Speicherzellen (18, 18') verbunden sind;
einer Vielzahl von Bitleitungen (14), die in den Zeilen der Matrix mit den genannten Speicherzellen (18, 18') verbunden sind;
einer Vielzahl von Bitleitungen (14), die aus einer Vielzahl von Wahr- und Komplement-Bitleitungspaaren (14) bestehen, wobei die Wahr- und Komplement-Bitleitungen (14) eines jeden Bitleitungspaares in der ersten bzw. zweiten Metallschicht übereinanderliegen und eine der Wahr- und Komplement-Bitleitungen (14) eines jeden Bitleitungspaares in jeder Spalte der genannten Matrix (10) mit einer Speicherzelle (18, 18') verbunden ist;
einem Umsetzungsmittel (22), das die übereinanderliegenden Wahr- und Komplement-Bitleitungen (14) eines jeden Bitleitungspaares so vertauscht, daß sie in der zweiten bzw. ersten Metallschicht liegen; und
einer Vielzahl von Leseverstärkern (20), wobei die Wahr- und Komplement-Bitleitungen (14) eines jeden Bitleitungspaares mit einem entsprechenden Leseverstärker (20) verbunden sind, dadurch gekennzeichnet, daß beim Umsetzungsmittel (22) eine dritte Metallschicht (44) als Verbindungsglied zwischen der zweiten und ersten Metallschicht verwendet wird.
2. Eine Halbleiterspeichereinheit gemäß Anspruch 1, bei der zu der Vielzahl von Bitleitungspaaren (14) mindestens eine Teilmatrix (21, 23, 25, 27) aus einem ersten und einem zweiten Bitleitungspaar (14) gehört, wobei das erste und zweite Bitleitungspaar (14) einer jeden Teilmatrix (21, 23, 25, 27) in der entsprechenden ersten bzw. zweiten Zeile in einer Ebene und parallel zueinander angeordnet ist und das Umsetzungsmittel (22) geeignet ist, die planare Anordnung des ersten und zweiten Bitleitungspaares (14) so zu verandern, daß sich die Leitungen dann auf der zweiten bzw. ersten Zeile befinden.
3. Eine Halbleiterspeichereinheit gemäß Anspruch 2 mit n Umsetzungsmitteln (22, 28, 30), wobei n eine ungerade ganze Zahl ist.
4. Eine Halbleiterspeichereinheit gemäß Anspruch 3, bei der die Vielzahl von Leseverstärkern (20) an den entgegengesetzten äußeren Rändern des genannten Substrats (54) angeordnet sind.
5. Eine Halbleiterspeichereinheit gemäß Anspruch 1, bei der das Umsetzungsmittel (22) Mittel zum Verbinden (38, 40, 44, 46) der ersten Schicht über der dritten Schicht und zum Verbinden (36, 42, 48, 49) der zweiten Schicht über der ersten Schicht enthält.
6. Eine Halbleiterspeichereinheit gemäß einer der vorhergehenden Ansprüche, bei der die dritte Metallschicht aus polykristallinem Silizium besteht.
7. Eine Halbleiterspeichereinheit gemäß einer der vorhergehenden Ansprüche, bei der die erste und zweite Metallschicht aus einem Metall besteht, das aus der Gruppe ausgewählt wird, die aus Wolfram und Aluminium besteht.
8. Eine Halbleiterspeichereinheit gemäß einer der vorhergehenden Ansprüche, bei der jede der genannten Speicherzellen vom Typ "Achsenkreuz" (18, 18') einen Zugriffstransistor (50) und einen Speicherkondensator (52) enthält und dadurch einen integrierten DRAM-Schaltkreis bildet.
9. Eine Halbleiterspeichereinheit gemäß Anspruch 8, bei der der Speicherkondensator (52) ein Grabenkondensator ist und der Zugriffstransistor (50) ein Grabentransistor, der über dem genannten Speicherkondensator (52) angeordnet ist.
10. Ein Verfahren zur Herstellung der Halbleiterspeichereinheit gemäß Anspruch 1, das folgende Schritte umfaßt:
einen ersten Schritt zur Schaffung eines Grabenkondensators (52) in einem Siliziumsubstrat (54);
einen zweiten Schritt zur Schaffung eines Diffusionsbereiches (62) im Siliziumsubstrat (54);
einen dritten Schritt zur Schaffung eines Grabentransistors (50) im Diffusionsbereich (62);
einen vierten Schritt zur Schaffung von Polysilizium-Verbindungsleitungen (33, 35, 56, 74);
einen fünften Schritt zum Aufbringen einer ersten Schicht aus einem Isoliermaterial (76) auf der Oberfläche des Substrats (54) und Polysiliziums (33, 35, 56, 74);
einen sechsten Schritt zur Herstellung von Kontaktlöchern in der ersten Isolierschicht (76);
einen siebenten Schritt zum Aufbringen einer ersten Metallschicht (78) auf die Isolierschicht (76);
einen achten Schritt zum Aufbringen einer zweiten Schicht aus einem Isoliermaterial (79) auf der ersten Metallschicht (78) und ersten Isolierschicht (76);
einen neunten Schritt zur Herstellung von Kontaktlöchern in der zweiten Isolierschicht (79); und
einen zehnten Schritt zum Aufbringen einer zweiten Metallschicht (80) auf die zweite Isolierschicht (79).
11. Ein Verfahren gemäß Anspruch 10 zur Herstellung einer Halbleiterspeichereinheit, bei dem der erste Schritt
die Schaffung eines Grabens im Substrat (54);
das Beschichten der Seitenwände des Grabens mit einer Schicht (68) aus SiO&sub2;/Si&sub3;N&sub4;/SiO&sub2;; und
die Füllung des Grabens mit hochdotiertem Polysilizium (66)
umfaßt.
12. Ein Verfahren gemäß den Ansprüchen 10 und 11 zur Herstellung einer Halbleiterspeichereinheit, bei dem der zweite Schritt die Schaffung einer Senke (62) eines ersten Leitfähigkeitstyps in der Oberfläche des Substrats (54)
umfaßt.
13. Ein Verfahren gemäß dem Anspruch 12 zur Herstellung einer Halbleiterspeichereinheit, bei dem der dritte Schritt die Schaffung eines Drain-Bereiches (60) eines zweiten Leitfähigkeitstyps in der Senke des ersten Leitfähigkeitstyps (62);
die Schaffung eines Transistorgrabens in der Senke des ersten Leitfähigkeitstyps (62);
das Beschichten der Seiten des Transistorgrabens und der Oberfläche des Drain-Bereiches (60) sowie der Senke des ersten Leitfähigkeitstyps (62) mit einer dritten Schicht aus Isoliermaterial (72); und
das Füllen des Transistorgrabens sowie das Beschichten der dritten Isolierschicht (72) mit Polysilizium, welches mit einem Dotanten des zweiten Leitfähigkeitstyps (56) stark dotiert wurde,
umfaßt.
14. Ein Verfahren gemäß den Ansprüchen 10 bis 13 zur Herstellung einer Halbleiterspeichereinheit, bei dem vor dem ersten Schritt ein weiterer Schritt erforderlich ist, der
das Aufwachsen einer Epitaxialschicht (64), die den gleichen Leitfähigkeitstyp wie das Substrat (54) hat, auf der Oberfläche des Substrats (54)
umfaßt.
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