JP3657781B2 - 半導体装置及びこれを用いたlsiの不良解析方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリセルを有する不良解析用LSIに関し、工場での定期モニタリングに使用されるものである。
【0002】
【従来の技術】
半導体製品は、一連のプロセスからなる製造ラインを経ることにより製造されるが、製造上の原因により、不良の半導体製品が製造される場合がある。この場合、不良原因を究明し、プロセスの一部を改良することで不良原因をなくし(プロセスフィードバック)、半導体製品の歩留りを向上させる必要がある。しかし、不良の半導体製品を解析し、不良原因を究明するとなると、その作業は、非常に困難なものとなる。
【0003】
そこで、半導体製品の歩留り向上を目的として、当該半導体製品の製造ラインを用いて定期的に不良解析用のLSIが製造される。この不良解析用LSIは、半導体製品の製造ラインを止めることなく、一定量だけ製造される。
【0004】
不良解析用LSIは、不良解析のためだけに特別に製造されるものであるため、構造が簡単である。よって、この不良解析用LSIを解析すれば、不良が発生した場合の不良箇所の特定や不良原因の究明などが、実際の半導体製品を解析する場合に比べて容易となる。
【0005】
ところで、図19及び図20に示すように、不良解析用LSIとして、チップ又はウェハ上のチップ領域にメモリセルアレイ(例えば、SRAMセルアレイ)11が形成されたものが知られている。メモリセルアレイを有する不良解析用LSIでは、いわゆるFBM(Fail Bit Map)システムを導入することにより、不良箇所の特定や不良原因の究明などがさらに容易となる。
【0006】
ここで、FBMシステムとは、メモリセルアレイの各メモリセルの位置を桝目で表したマップを作成し、全てのメモリセルをテストし、不良のメモリセルの位置をマップ内に示すことで、不良のメモリセルの配置(カテゴリー)に基づき不良箇所の特定や不良原因の究明を行うシステムのことである。
【0007】
なお、不良解析用LSIの配線構造は、不良のメモリセルの配置(カテゴリー)と不良箇所又は不良原因とが一対一に対応するように工夫されている。
【0008】
【発明が解決しようとする課題】
表1は、FBMシステムを用いて、図19及び図20の不良解析用LSIの不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【0009】
【表1】
【0010】
ここで、カテゴリーとは、不良解析により検出される不良メモリセルの配置(パターン)のことである。レイヤー(layer )とは、不良が発生している層のことであり、ノード1,2は、不良が発生している配線のことであり、いずれも不良箇所を特定する。o/sとは、断線(open)又は短絡(short )のことであり、不良原因を特定する。
【0011】
例えば、1.ワード線(ポリシリコン層)の断線、及び、2.ワード線(ポリシリコン層)とワード線(第1メタル層)を繋ぐコンタクトプラグ(タングステン層)の断線は、それぞれ実際の半導体製品(ロジック回路やメモリ回路など)のポリシリコン層の断線、ポリシリコン層と第1メタル層を繋ぐコンタクトプラグの断線に対応する。しかし、FBMシステムにより、従来の不良解析用LSIを解析しても、これらの不良(断線)は、カテゴリーとして表れない。
【0012】
具体的には、図21に示すように、従来の不良解析用LSIの構造では、ワード線(ポリシリコン層)12及びその上層のワード線(第1メタル層)13が共に同じ方向に一直線に伸び、かつ、両者は、複数箇所においてコンタクトプラグ14により互いに接続されている。また、信号は、ワード線(第1メタル層)13の一端から入力され、ワード線(ポリシリコン層、第1メタル層)12,13の他端は、行き止まりになっていて、どこにも接続されていない。また、互いに隣接する2つのコンタクトプラグ14,14の間においては、8個(ビット)のメモリセルがワード線(ポリシリコン層)12に接続されている。
【0013】
よって、メモリセルは、信号がワード線(第1メタル層)13からコンタクトプラグ14を経由してワード線(ポリシリコン層)12に導かれることにより動作する。ここで、例えば、ワード線(ポリシリコン層)12の断線やコンタクトプラグ14の断線が発生したとしても、ワード線(ポリシリコン層)12とワード線(第1メタル層)13は、複数のコンタクトプラグ14により互いに接続されているため、メモリセルは、何ら問題なく動作する。
【0014】
つまり、図22に示すように、FBMにカテゴリーが表れることがなく、ワード線(ポリシリコン層)の断線やコンタクトプラグの断線は、検出することができない。
【0015】
また、SRAMセルアレイを有する不良解析用LSI(以下、SRAM−TEG(Test Element Group)と称する)を用いた場合において、SRAM−TEGのメモリセルは、実際の半導体製品(ロジック回路やメモリ回路など)に形成されるメモリセルに対応している。
【0016】
しかし、FBMシステムを用いて従来のSRAM−TEGを解析しても、3.SRAMセルの活性領域(SDG領域)に対するコンタクトプラグの断線、SRAMセル内のポリシリコン層に対するコンタクトプラグの断線、及びSRAMセル内のポリシリコン層の短絡は、全て同一カテゴリー(単ビット不良)として表れるため、これらの不良を区別することができない。
【0017】
具体的には、図23乃至図25に示すように、従来のSRAM−TEGの構造では、SRAMセル(1ビット)は、4つのMOSトランジスタT1〜T4と2つの転送トランジスタT5,T6から構成されている。なお、図23及び図24において、転送トランジスタT5,T6は、省略してある。また、図24において、ハッチングで示す部分は、例えば、メタル層1Alである。
【0018】
ここで、SRAMセルの活性領域(SDG領域)に対するコンタクトプラグの断線、SRAMセル内のポリシリコン層に対するコンタクトプラグの断線、及びはSRAMセル内のポリシリコン層の短絡は、いずれも1つのSRAMセルのみを動作させなくする。
【0019】
つまり、図26に示すように、上記3つの不良のうちいずれの不良が発生しても、FBMには単ビット不良のカテゴリーが表れる。
【0020】
このように、従来は、半導体製品とは別に不良解析用LSIを定期的に製造し、この不良解析用LSIに基づいて不良解析を行っているが、従来の不良解析用LSIでは、不良を検出できなかったり、また、複数の異なる不良が同一カテゴリーで表れるため、不良箇所の特定や不良原因の究明が十分に行えないという欠点がある。
【0021】
また、近年の半導体製品は、急激に配線の多層化が進行しており、例えば、従来の2層配線を用いたSRAM−TEGでは、半導体製品の全ての不良箇所を特定したり、不良原因を究明することが非常に困難になっている。
【0022】
本発明は、上記欠点を解決すべくなされたもので、その目的は、メモリセルを有する不良解析用LSIを定期的に製造し、FBMシステムにより不良解析を行う場合において、複数の異なる不良を異なるカテゴリーで容易に検出できるような不良解析用LSIの構造を提案し、不良箇所の特定や不良原因の究明、プロセスフィードバックを簡易に行えるようにし、半導体製品の歩留りの向上に貢献することである。
【0023】
【課題を解決するための手段】
上記目的を達成するため、1.本発明の不良解析用の半導体装置は、メモリセルアレイと、前記メモリセルアレイの1ロウ又は1カラム内において一直線上に配置される複数の第1配線と、前記複数の第1配線上に配置され、一端から他端に向って信号を伝達する第2配線と、前記複数の第1配線をそれぞれ前記第2配線に接続する複数のコンタクトプラグとを備え、前記複数の第1配線は、それぞれ前記複数の第1配線が属するロウ又はカラム内の全てのメモリセルのうち連続する複数のメモリセルに接続されている。
【0024】
2.本発明の不良解析用の半導体装置は、メモリセルアレイと、前記メモリセルアレイの1ロウ又は1カラム内において一直線上に配置される複数の第1配線と、前記複数の第1配線上において一直線上に配置される複数の第2配線と、前記複数の第1及び第2配線が直列に接続されるように前記複数の第1配線と前記複数の第2配線を互いに接続する複数のコンタクトプラグとを備え、前記複数の第1配線は、それぞれ前記複数の第1配線が属するロウ又はカラム内の全てのメモリセルのうち連続する複数のメモリセルに接続され、直列に接続された前記複数の第1配線の一端から他端に向って信号が伝達される。
【0025】
3.本発明の不良解析用の半導体装置は、メモリセルアレイと、前記メモリセルアレイの1カラム内に配置され、互いに相補的な信号が印加される2本の第1配線と、前記2本の第1配線上に配置される2本の第2配線と、前記2本の第1配線の一方を前記2本の第2配線の一方に接続し、前記2本の第1配線の他方を前記2本の第2配線の他方に接続する複数のコンタクトプラグとを備え、前記2本の第1配線は、それぞれ前記2本の第1配線が属するカラム内の全てのメモリセルに接続され、前記2本の第1配線の間隔及び前記2本の第2配線の間隔は、互いに隣接する2つのカラムに跨る2本の第1配線の間隔及び2本の第2配線の間隔よりも狭い。
【0026】
4.本発明の不良解析用の半導体装置は、メモリセルアレイと、前記メモリセルアレイの1カラム内に配置され、互いに相補的な信号が印加される2本の第1配線と、前記2本の第1配線上又は下に配置される2本の第2配線と、前記2本の第1配線の一方を前記2本の第2配線の一方に接続し、前記2本の第1配線の他方を前記2本の第2配線の他方に接続する複数のコンタクトプラグとを備え、前記2本の第1又は第2配線は、それぞれ前記2本の第1又は第2配線が属するカラム内の全てのメモリセルに接続され、前記2本の第1配線の間隔は、互いに隣接する2つのカラムに跨る2本の第1配線の間隔よりも狭く、前記2本の第2配線の間隔は、互いに隣接する2つのカラムに跨る2本の第2配線の間隔よりも広い。
【0027】
5.本発明の不良解析用の半導体装置は、第1及び第2電源の間に直列接続され、第1インバータを構成する第1及び第2MOSトランジスタと、前記第1及び第2電源の間に直列接続され、第2インバータを構成すると共に前記第1インバータとフリップフロップ接続される第3及び第4MOSトランジスタと、前記第1及び第2MOSトランジスタのドレインと前記第3及び第4MOSトランジスタのゲートを接続する第1配線と、前記第3及び第4MOSトランジスタのドレインと前記第1及び第2MOSトランジスタのゲートを接続する第2配線とを備える。
【0028】
また、前記第1及び第2MOSトランジスタのドレインと前記第1配線とのコンタクト部、前記第3及び第4MOSトランジスタのゲートと前記第1配線とのコンタクト部、前記第3及び第4MOSトランジスタのドレインと前記第2配線とのコンタクト部、及び前記第1及び第2MOSトランジスタのゲートと前記第2配線とのコンタクト部は、それぞれ2箇所以上設けられ、前記第1及び第2MOSトランジスタのゲートと前記第3及び第4MOSトランジスタのゲートの間隔の一部は、最小加工寸法に設定されている。
【0029】
6.本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上述の1.の半導体装置を製造し、上述の1.の半導体装置のメモリセルアレイについて試験を行ってFBMを作成し、1ロウ又は1カラム内の連続する複数のメモリセルが不良であるときは、複数の第1配線を第2配線に接続する複数のコンタクトプラグが断線していると判断する。
【0030】
7.本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上述の2.の半導体装置を製造し、上述の2.の半導体装置のメモリセルアレイについて試験を行ってFBMを作成し、1ロウ又は1カラム内の連続する複数のメモリセルを一単位とし、前記一単位のn(自然数)倍のメモリセル(但し、1ロウ又は1カラム内の全てのメモリセル以下)が不良であるときは、複数の第1配線と複数の第2配線を互いに接続する複数のコンタクトプラグが断線していると判断する。
【0031】
8.本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上述の3.の半導体装置を製造し、上述の3.の半導体装置のメモリセルアレイについて試験を行ってFBMを作成し、1カラム内の全てのメモリセルが不良であるときは、前記1カラム内の2本の第1配線又は2本の第2配線が短絡していると判断する。
【0032】
9.本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上述の4.の半導体装置を製造し、上述の4.の半導体装置のメモリセルアレイについて試験を行ってFBMを作成し、1カラム内の全てのメモリセルが不良であるときは、前記1カラム内の2本の第1配線が短絡していると判断し、ロウ方向に隣接する2カラム内の全てのメモリセルが不良であるときは、前記ロウ方向に隣接する2カラムに跨る2本の第2配線が短絡していると判断する。
【0033】
10.本発明のLSIの不良解析方法では、半導体製品の製造ラインを用いて上述の5の半導体装置を製造し、上述の5の半導体装置のメモリセルアレイについて試験を行ってFBMを作成し、単ビット不良が発生しているときは、第1及び第2MOSトランジスタのゲートと第3及び第4MOSトランジスタのゲートの間隔の一部が短絡していると判断する。
【0034】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置及びこれを用いたLSIの不良解析方法について詳細に説明する。
【0035】
図1は、本発明の半導体装置の概略を示している。
【0036】
この半導体装置は、チップ又はウェハ内のチップ領域に形成された不良解析用LSIから構成される。不良解析用LSIは、実際の半導体製品(ロジック回路やメモリ回路など)に生じる不良を、実際の半導体製品に代えて解析するものであるため、独特な構造を有している。
【0037】
例えば、不良解析用LSIは、複数(例えば、8×16個)のメモリセルアレイ(例えば、SRAMセルアレイ)11を有する。図2に示すように、各メモリセルアレイ11は、例えば、64(ロウ方向)×64(カラム方向)個のメモリセルから構成される。ロウデコーダ及びカラムデコーダは、メモリセルアレイのメモリセルを順次選択するためのものである。
【0038】
図3は、図1及び図2のメモリセルアレイ内に形成されるワード線の構造の第1例を示すものである。
【0039】
1ロウ内に配置されるワード線は、1ロウ内において一直線上に配置され、ロウ方向に伸びる複数本(例えば、8本)の第1配線12と、1ロウ内において第1配線12上に配置され、ロウ方向に伸びる第2配線13とから構成される。複数本の第1配線12は、ポリシリコン層から構成され、第2配線13は、ポリシリコン層上の第1メタル層(例えば、第1アルミ層1Al)から構成される。複数本の第1配線12は、それぞれコンタクトプラグ(例えば、タングステン層)14を経由して第2配線13に接続される。1本の第1配線12には、ロウ方向に連続する複数個(例えば、8個)のメモリセルが接続される。
【0040】
表2は、FBMシステムを用いて、図3のワード線を有する不良解析用LSIについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【0041】
【表2】
【0042】
例えば、従来構造の不良解析用LSI(表1の2.参照)では、ポリシリコン層と第1メタル層を繋ぐコンタクトプラグの断線は、FBMシステムのカテゴリーとして表れなかったが、新規構造(表2の2.参照)では、図4のFBMに示すように、1ロウ(64ビット)内における複数ビット(例えば、8ビット)の連続不良として表される。つまり、1つのコンタクトプラグが断線すると、そのコンタクトプラグに接続される複数個(例えば、8個)のメモリセルは、動作しなくなる。
【0043】
よって、表2の2.に示すように、カテゴリーと不良箇所又は不良原因との関係を一対一に対応させておけば、不良解析用LSIの解析により、容易に、ポリシリコン層と第1メタル層を繋ぐコンタクトプラグの断線の有無を検知できる。
【0044】
このように、本例によれば、メモリセルアレイ内のワード線の構造を独特なもの、即ち、ポリシリコン層からなる第1配線を複数に分断し、各々の第1配線をコンタクトプラグを経由して第1メタル層からなる第2配線に接続することにより、ポリシリコン層と第1メタル層を繋ぐコンタクトプラグの断線の有無を検知することが可能になる。
【0045】
図5は、図1及び図2のメモリセルアレイ内に形成されるワード線の構造の第2例を示すものである。
【0046】
1ロウ内に配置されるワード線は、1ロウ内において一直線上に配置され、ロウ方向に伸びる複数本(例えば、8本)の第1配線21と、第1配線21上において一直線上に配置され、ロウ方向に伸びる複数本(例えば、8本)の第2配線22とから構成される。複数本の第1配線21は、第1メタル層(例えば、第1アルミ層1Al)から構成され、複数本の第2配線22は、第1メタル層上の第2メタル層(例えば、第2アルミ層2Al)から構成される。
【0047】
コンタクトプラグ(例えば、タングステン層)23は、複数本の第1配線21及び複数本の第2配線22がそれぞれ直列接続されるように、複数本の第1配線21と複数本の第2配線22を互いに接続する。
【0048】
複数本の第1配線21の直下には、ロウ方向に伸び、複数本の第1配線21に一対一に対応して設けられる複数本の第3配線24が配置されている。第3配線24は、第1メタル層下のポリシリコン層から構成される。コンタクトプラグ(例えば、タングステン層)25は、複数本の第1配線21と複数本の第3配線24を互いに接続する
また、複数本の第3配線24には、それぞれロウ方向における連続する複数個(例えば、8個)のメモリセルが接続される。
【0049】
表3は、FBMシステムを用いて、図5のワード線を有する不良解析用LSIについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【0050】
【表3】
【0051】
表3の4.によれば、図6のFBMに示すように、第1メタル層と第2メタル層を繋ぐコンタクトプラグの断線は、1ロウ(64ビット)内における8nビットの連続不良として表される。なお、“8nビット”の8は、1本の第3配線24に繋がるメモリセルの数に相当し(8以外でも可)、1ロウが64ビットの場合には、nは、1以上8以下の自然数となる。つまり、第1及び第2メタル層を繋ぐコンタクトプラグ23が断線すると、その断線箇所以降のワード線に接続される8n個のメモリセルは、動作しなくなる。
【0052】
よって、表2の4.に示すように、カテゴリーと不良箇所又は不良原因との関係を一対一に対応させておけば、不良解析用LSIの解析により、容易に、第1メタル層と第2メタル層を繋ぐコンタクトプラグの断線の有無を検知できる。
【0053】
なお、本例では、図3に示した構造も含んでいるため、当然に、ポリシリコン層と第1メタル層を繋ぐコンタクトプラグ25の断線も、FBMシステムのカテゴリーとして表すことができる。つまり、本例では、メモリセルアレイ内のワード線を用いて、二つのカテゴリーの不良を検知できる。
【0054】
このように、本例によれば、メモリセルアレイ内のワード線の構造を独特なもの、即ち、第1メタル層からなる第1配線21を複数に分断し、各々の第1配線21をコンタクトプラグ23と第2配線22により直列接続しているため、第1メタル層と第2メタル層を繋ぐコンタクトプラグ23の断線の有無を検知することが可能になる。
【0055】
図7は、図1及び図2のメモリセルアレイ内に形成されるワード線の構造の第3例を示すものである。この例は、上述の第2例の変形例である。
【0056】
1ロウ内に配置されるワード線は、1ロウ内において一直線上に配置され、ロウ方向に伸びる複数本(例えば、8本)の第1配線21と、複数本の第1配線21上において一直線上に配置される複数本の第2配線22と、複数本の第2配線22上において一直線上に配置される複数本の第4配線26とから構成される。複数本の第1配線は、第1メタル層(例えば、第1アルミ層1Al)から構成され、複数本の第2配線は、第1メタル層上の第2メタル層(例えば、第2アルミ層2Al)から構成され、複数本の第4配線は、第2メタル層上の第3メタル層(例えば、第3アルミ層3Al)から構成される。
【0057】
コンタクトプラグ(例えば、タングステン層)23は、複数本の第1配線21と複数本の第2配線22を互いに接続する。コンタクトプラグ(例えば、タングステン層)27は、複数本の第2配線22と複数本の第4配線26を互いに接続する。その結果、複数本の第1、第2及び第4配線21,22,26は、直列接続される。
【0058】
複数本の第1配線21の直下には、ロウ方向に伸び、複数本の第1配線21に一対一に対応して設けられる複数本の第3配線24が配置されている。第3配線24は、第1メタル層下のポリシリコン層から構成される。コンタクトプラグ(例えば、タングステン層)25は、複数本の第1配線21と複数本の第3配線24を互いに接続する
また、複数本の第3配線24には、それぞれロウ方向における連続する複数個(例えば、8個)のメモリセルが接続される。
【0059】
本例によれば、上層のメタル層と下層のメタル層を繋ぐコンタクトプラグ23,27の断線を、1ロウ(64ビット)内における8nビットの連続不良として表すことができる。この場合、第1メタル層と第2メタル層を繋ぐコンタクトプラグ23の断線と、第2メタル層と第4メタル層を繋ぐコンタクトプラグ27の断線とを区別できないが、これらを区別するには、いずれか一方を不良の発生し難い状態(同一箇所におけるコンタクトの数を増やすなど)にすればよい。
【0060】
図9は、図1及び図2のメモリセルアレイ内に形成されるビット線の構造の第1例を示すものである。図10は、図9のビット線の断面を示すものである。
【0061】
1カラム内には、カラム方向に伸びる2本のビット線BL,/BLが互いに平行に配置されている。2本のビット線BL,/BLは、それぞれ1カラム内において一直線上に配置される複数本(例えば、32本)の第1配線31と、複数本の第1配線31上に配置される第2配線32とから構成される。複数本の第1配線31及び第2配線32は、共に、メタル層(例えば、アルミ層2Al,3Al)から構成される。
【0062】
複数本の第1配線31は、それぞれコンタクトプラグ(例えば、タングステン層)33,34及び第3配線(例えば、アルミ層1Al)35を経由してメモリセルに接続されている。また、複数本の第1配線31は、それぞれコンタクトプラグ(例えば、タングステン層)36を経由して第2配線32に接続されている。つまり、第2配線32には、1カラム内の全てのメモリセルが接続されることになる。
【0063】
1カラム内の2本のビット線BL,/BLの間隔W1,W1’(例えば、W1=W1’)は、実際の半導体製品のビット線BL,/BL同士の間隔(例えば、リソグラフィによる最小加工寸法)に等しくなるように設定されている。互いに異なるカラムに存在する2本のビット線BL,/BL同士の間隔W2,W2’(例えば、W2=W2’)は、間隔W1,W1’よりも広くなっている。
【0064】
通常、1カラム内の2本のビット線BL,/BLは、相補的な信号(“1”又は“0”)を伝達するため、1カラム内において、ロウ方向に隣接する2本の第1又は第2配線31,32が短絡すると、正常な信号を伝達できなくなり、1カラム内の全てのメモリセル(64ビット)が不良と判断される。
【0065】
表4は、FBMシステムを用いて、図9及び図10のビット線を有する不良解析用LSIについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【0066】
【表4】
【0067】
表4の5.によれば、1カラム内においてロウ方向に隣接する2本の第1配線(例えば、アルミ層2Al)31同士の短絡は、図11のFBMに示すように、1カラム(64ビット)の連続不良として表される。つまり、1カラム内の2本の第1配線31が短絡すると、そのカラムに存在する全て(64ビット)のメモリセルは、動作しなくなる。
【0068】
同様に、1カラム内においてロウ方向に隣接する2本の第2配線(例えば、アルミ層3Al)32同士の短絡も、1カラム(64ビット)の連続不良として表される。つまり、1カラム内の2本の第2配線32が短絡しても、そのカラムに存在する全て(64ビット)のメモリセルは、動作しなくなる。
【0069】
よって、表4の5.に示すように、カテゴリーと不良箇所又は不良原因との関係を一対一に対応させておけば、不良解析用LSIの解析により、容易に、1カラム内の2本のビット線BL,/BLの短絡を検知できる。
【0070】
なお、本例では、1カラム内の2本の第1配線(例えば、アルミ層2Al)31の短絡と1カラム内の2本の第2配線(例えば、アルミ層3Al)32の短絡を区別することはできない。
【0071】
図12は、図1及び図2のメモリセルアレイ内に形成されるビット線の構造の第2例を示すものである。図13は、図12のビット線の断面を示すものである。
【0072】
1カラム内には、カラム方向に伸びる2本のビット線BL,/BLが互いに平行に配置されている。2本のビット線BL,/BLは、それぞれ1カラム内において一直線上に配置される複数本(例えば、32本)の第1配線31と、複数本の第1配線31上に配置される第2配線32とから構成される。複数本の第1配線31及び第2配線32は、共に、メタル層(例えば、アルミ層2Al,3Al)から構成される。
【0073】
複数本の第1配線31は、それぞれコンタクトプラグ(例えば、タングステン層)33,34及び第3配線(例えば、アルミ層1Al)35を経由してメモリセルに接続されている。また、複数本の第1配線31は、それぞれコンタクトプラグ(例えば、タングステン層)36を経由して第2配線32に接続されている。つまり、第2配線32には、1カラム内の全てのメモリセルが接続されることになる。
【0074】
1カラム内の2本の第1配線(アルミ層2Al)の間隔W1は、実際の半導体製品のビット線BL,/BL同士の間隔(例えば、リソグラフィによる最小加工寸法)に等しくなるように設定されている。互いに隣接する2つのカラムに存在する2本の第1配線(アルミ層2Al)同士の間隔W2は、間隔W1よりも広くなっている。
【0075】
また、互いに隣接する2つのカラムに存在する2本の第2配線(アルミ層3Al)の間隔W2’は、実際の半導体製品のビット線BL,/BL同士の間隔(例えば、リソグラフィによる最小加工寸法)に等しくなるように設定されている。1カラム内の2本の第2配線(アルミ層3Al)同士の間隔W1’は、間隔W2’よりも広くなっている。
【0076】
通常、1カラム内の2本の第1配線(ビット線BL,/BL)31は、相補的な信号(“1”又は“0”)を伝達するため、1カラム内において、ロウ方向に隣接する2本の第1配線31が短絡すると、正常な信号を伝達できなくなり、1カラム内の全てのメモリセル(64ビット)が不良と判断される。
【0077】
また、互いに隣接する2つのカラムに存在する2本の第2配線(ビット線BL,/BL)32が短絡した場合、当該2つのカラムにおいて正常な信号を伝達できなくなり、2カラム内の全てのメモリセル(64ビット)が不良と判断される。
【0078】
表5は、FBMシステムを用いて、図12及び図13のビット線を有する不良解析用LSIについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【0079】
【表5】
【0080】
表5の5.によれば、図14のFBMに示すように、1カラム内においてロウ方向に隣接する2本の第1配線(例えば、アルミ層2Al)31同士の短絡は、1カラム(64ビット)の連続不良として表される。つまり、1カラム内の2本の第1配線31が短絡すると、そのカラムに存在する全て(64ビット)のメモリセルは、動作しなくなる。
【0081】
また、互いに隣接する2つのカラムに存在する2本の第2配線(例えば、アルミ層3Al)32同士が短絡すると、FBMにおいては、2カラム(64×2ビット)の連続不良として表される。つまり、互いに隣接する2つのカラムに存在する2本の第2配線32が短絡すると、その2つのカラム内に存在する全て(64×2ビット)のメモリセルは、動作しなくなる。
【0082】
よって、表5の5.に示すように、カテゴリーと不良箇所又は不良原因との関係を一対一に対応させておけば、不良解析用LSIの解析により、容易に、1カラム内の2本のビット線BL,/BLの短絡を検知できる。
【0083】
このように、本例では、2本の第1配線(例えば、アルミ層2Al)31の短絡と2本の第2配線(例えば、アルミ層3Al)32の短絡を区別することができる。
【0084】
図15は、図1及び図2のメモリセルアレイ内に形成されるメモリセル部の構造を示すものである。図16は、図15のメモリセル部上に形成されるメタル層(ハッチング部分、例えば、1Al)を示すものである。図17は、図15のデバイスの等価回路を示すものである。
【0085】
本例では、SRAMセルアレイを有する不良解析用LSI(SRAM−TEG(Test Element Group))を対象とする。
【0086】
MOSトランジスタT1,T2は、電源VDDと電源(接地点)VSSの間に接続され、第1インバータを構成している。MOSトランジスタT3,T4は、電源VDDと電源(接地点)VSSの間に接続され、第2インバータを構成している。第1及び第2インバータは、フリップフロップ接続されている。
【0087】
MOSトランジスタT1,T2のゲートは、ポリシリコン層44から構成され、同様に、MOSトランジスタT3,T4のゲートも、ポリシリコン層44から構成される。MOSトランジスタT1,T2のゲートの引き出し部とMOSトランジスタT3,T4のゲートの引き出し部との間隔は、リソグラフィーにおける最小加工寸法に設定されている。
【0088】
なお、図15及び図16において、転送トランジスタT5,T6は、省略してある。転送トランジスタT5,T6は、例えば、メモリセルを構成するMOSトランジスタT1,T3に隣接して配置され、ビット線BL,/BLとMOSトランジスタT1,T3のドレインの間に接続される。
【0089】
本例におけるメモリセル部の構造が従来構造と異なる点は、MOSトランジスタT1,T2のドレインと例えばメタル層からなる第1配線41aを繋ぐコンタクトプラグ42aを2つ設け、かつ、MOSトランジスタT3,T4のゲートと第1配線41aを繋ぐコンタクトプラグ43aを2つ設けている点にある。
【0090】
同様に、MOSトランジスタT3,T4のドレインと例えばメタル層からなる配線41bを繋ぐコンタクトプラグ42bを2つ設け、かつ、MOSトランジスタT1,T2のゲートと配線41bを繋ぐコンタクトプラグ43bを2つ設けている。
【0091】
つまり、MOSトランジスタT1〜T4の1つの拡散層(ドレイン)に対するコンタクト部を2箇所に設けることで、SRAMセルの活性領域(SDG領域)に対するコンタクトプラグ42a,42bの断線を原因とする不良が発生しないようにしている。
【0092】
また、MOSトランジスタT1〜T4のゲートに対するコンタクト部を2箇所に設けることで、SRAMセル内のポリシリコン層に対するコンタクトプラグ43a,43bの断線を原因とする不良が発生しないようにしている。
【0093】
なお、配線41aは、MOSトランジスタT1,T2のドレインとMOSトランジスタT3,T4のゲートを接続するためのもので、配線41bは、MOSトランジスタT3,T4のドレインとMOSトランジスタT1,T2のゲートを接続するためのものである。
【0094】
これにより、SRAMセル内のポリシリコン層44又は配線41a,41bの短絡が所定のカテゴリー(単ビット不良)として表れるため、SRAMセル内のポリシリコン層44又は配線41a,41bの短絡を、SRAMセルの活性領域(SDG領域)に対するコンタクトプラグの断線やSRAMセル内のポリシリコン層に対するコンタクトプラグの断線と切り分けて検出することができる。
【0095】
表6は、FBMシステムを用いて、図15及び図16のメモリセルを有する不良解析用LSIについて不良解析を行った場合におけるカテゴリーと不良箇所又は不良原因との関係を示したものである。
【0096】
【表6】
【0097】
表6の3.によれば、図18のFBMに示すように、SRAMセル内のポリシリコン層又はその上層のメタル層の短絡を単ビット不良として表すことができる。
【0098】
なお、SRAMセルの活性領域(SDG領域)に対するコンタクトプラグの断線やSRAMセル内のポリシリコン層に対するコンタクトプラグの断線が発生する確立は非常に低く、これらの不良は、実質的に発生しないと考えてよい。
【0099】
ところで、上述のいくつかの実施の形態を組み合わせて1つの不良解析用LSIを構成することができる。例えば、図3、図5及び図7のワード線のいずれか1つと、図9及び図12のビット線のいずれか1つと、図15のメモリセルとを用いて、1つの不良解析用LSIを構成することができる。
【0100】
つまり、多層配線(ポリシリコン層、第1〜第3目メタル層)を利用することにより、いずれの組み合わせにおいても、配線同士が同じ層で交差することがない。
【0101】
【発明の効果】
以上、説明したように、本発明によれば、メモリセルを有する不良解析用LSIを定期的に製造し、FBMシステムにより不良解析を行う場合において、複数の異なる不良を異なるカテゴリーで容易に検出できるようになるため、不良箇所の特定や不良原因の究明、プロセスフィードバックを簡易に行え、半導体製品の歩留りの向上に貢献することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の概略を示す図。
【図2】図1のメモリセルアレイを示す図。
【図3】図1及び図2のメモリセルアレイ内のワード線の構造の第1例を示す図。
【図4】図3の半導体装置を用いたときのFBMを示す図。
【図5】図1及び図2のメモリセルアレイ内のワード線の構造の第2例を示す図。
【図6】図5の半導体装置を用いたときのFBMを示す図。
【図7】図1及び図2のメモリセルアレイ内のワード線の構造の第3例を示す図。
【図8】図7の半導体装置を用いたときのFBMを示す図。
【図9】図1及び図2のメモリセルアレイ内のビット線の構造の第1例を示す図。
【図10】図9のビット線のカラム方向の断面を示す図。
【図11】図9の半導体装置を用いたときのFBMを示す図。
【図12】図1及び図2のメモリセルアレイ内のビット線の構造の第2例を示す図。
【図13】図12のビット線のカラム方向の断面を示す図。
【図14】図12の半導体装置を用いたときのFBMを示す図。
【図15】図1及び図2のメモリセルアレイ内のメモリセル部の構造の一例を示す図。
【図16】図15のメモリセル部上のメタル層を示す図。
【図17】図15のデバイスの等価回路を示す図。
【図18】図15の半導体装置を用いたときのFBMを示す図。
【図19】従来の半導体装置の概略を示す図。
【図20】図19のメモリセルアレイを示す図。
【図21】図19及び図20のメモリセルアレイ内のワード線の構造の一例を示す図。
【図22】図21の半導体装置を用いたときのFBMを示す図。
【図23】図18及び図19のメモリセルアレイ内のメモリセル部の構造の一例を示す図。
【図24】図23のメモリセル部上のメタル層を示す図。
【図25】図23のデバイスの等価回路を示す図。
【図26】図23の半導体装置を用いたときのFBMを示す図。
【符号の説明】
11 :メモリセルアレイ、
12 :第1配線(ポリシリコン層)、
13 :第2配線(第1メタル層1Al)、
14,23,25,27,33,34,36,42a,42b,43a,43b :コンタクトプラグ(タングステン層)、
21 :第1配線(第1メタル層1Al)、
22 :第2配線(第2メタル層2Al)、
24 :第3配線(ポリシリコン層)、
26 :第4配線(第3メタル層3Al)、
31 :第1配線(メタル層2Al)、
32 :第2配線(メタル層3Al)、
35 :第3配線(メタル層1Al)。
41a,41b :配線(メタル層)、
44 :ポリシリコン層。
Claims (10)
- メモリセルアレイと、前記メモリセルアレイの1ロウ又は1カラム内において一直線上に配置される複数の第1配線と、前記複数の第1配線上に配置され、一端から他端に向って信号を伝達する第2配線と、前記複数の第1配線をそれぞれ前記第2配線に接続する複数のコンタクトプラグとを具備し、前記複数の第1配線は、それぞれ前記複数の第1配線が属するロウ又はカラム内の全てのメモリセルのうち連続する複数のメモリセルに接続されていることを特徴とする不良解析用の半導体装置。
- メモリセルアレイと、前記メモリセルアレイの1ロウ又は1カラム内において一直線上に配置される複数の第1配線と、前記複数の第1配線上において一直線上に配置される複数の第2配線と、前記複数の第2配線上において一直線上に配置される複数の第3配線と、前記複数の第1配線をそれぞれ対応する前記複数の第2配線に接続する複数の第1コンタクトプラグと、前記複数の第2及び第3配線が直列に接続されるように前記複数の第2配線と前記複数の第3配線を互いに接続する複数の第2コンタクトプラグとを具備し、前記複数の第1配線は、それぞれ前記複数の第1配線が属するロウ又はカラム内の全てのメモリセルのうち連続する複数のメモリセルに接続され、直列に接続された前記複数の第2及び第3配線の一端から他端に向かって信号が伝達されることを特徴とする不良解析用の半導体装置。
- メモリセルアレイと、前記メモリセルアレイの1カラム内に配置され、互いに相補的な信号が印加される2本の第1配線と、前記2本の第1配線上に配置される2本の第2配線と、前記2本の第1配線の一方を前記2本の第2配線の一方に接続し、前記2本の第1配線の他方を前記2本の第2配線の他方に接続する複数のコンタクトプラグとを具備し、前記2本の第2配線は、前記2本の第1配線を経由して前記1カラム内のメモリセルに接続され、前記2本の第1配線の間隔及び前記2本の第2配線の間隔は、互いに隣接する2つのカラムに跨る2本の第1配線の間隔及び2本の第2配線の間隔よりも狭いことを特徴とする不良解析用の半導体装置。
- メモリセルアレイと、前記メモリセルアレイの1カラム内に配置され、互いに相補的な信号が印加される2本の第1配線と、前記2本の第1配線上又は下に配置される2本の第2配線と、前記2本の第1配線の一方を前記2本の第2配線の一方に接続し、前記2本の第1配線の他方を前記2本の第2配線の他方に接続する複数のコンタクトプラグとを具備し、前記2本の第1又は第2配線は、それぞれ前記2本の第1又は第2配線が属するカラム内の全てのメモリセルに接続され、前記2本の第1配線の間隔は、互いに隣接する2つのカラムに跨る2本の第1配線の間隔よりも狭く、前記2本の第2配線の間隔は、互いに隣接する2つのカラムに跨る2本の第2配線の間隔よりも広いことを特徴とする不良解析用の半導体装置。
- 第1及び第2電源の間に直列接続され、第1インバータを構成する第1及び第2MOSトランジスタと、前記第1及び第2電源の間に直列接続され、第2インバータを構成すると共に前記第1インバータとフリップフロップ接続される第3及び第4MOSトランジスタと、前記第1及び第2MOSトランジスタのドレインと前記第3及び第4MOSトランジスタのゲートを接続する第1配線と、前記第3及び第4MOSトランジスタのドレインと前記第1及び第2MOSトランジスタのゲートを接続する第2配線とを具備し、前記第1及び第2MOSトランジスタのドレインと前記第1配線とのコンタクト部、前記第3及び第4MOSトランジスタのゲートと前記第1配線とのコンタクト部、前記第3及び第4MOSトランジスタのドレインと前記第2配線とのコンタクト部、及び、前記第1及び第2MOSトランジスタのゲートと前記第2配線とのコンタクト部は、それぞれ2箇所以上設けられ、前記第1及び第2MOSトランジスタのゲートの引き出し部と前記第3及び第4MOSトランジスタのゲートの引き出し部との間隔は、最小加工寸法に設定されていることを特徴とする不良解析用の半導体装置。
- 請求項1記載の半導体装置のメモリセルアレイのFBMによって、1ロウ又は1カラム内の連続する複数のメモリセルが不良であるときは、前記請求項1記載の複数のコンタクトプラグのうちの少なくとも1つが断線していることを検知することを特徴とするLSIの不良解析方法。
- 請求項2記載の半導体装置のメモリセルアレイのFBMによって、1ロウ又は1カラム内の連続する複数のメモリセルを一単位とし、前記一単位のn(自然数)倍のメモリセル(但し、1ロウ又は1カラム内の全てのメモリセル以下)が不良であるときは、前記請求項2記載の複数の第2コンタクトプラグのうちの少なくとも1つが断線していることを検知することを特徴とするLSIの不良解析方法。
- 請求項3記載の半導体装置のメモリセルアレイのFBMによって、1カラム内の全てのメモリセルが不良であるときは、前記1カラム内の2本の第1配線又は2本の第2配線が短絡していることを検知することを特徴とするLSIの不良解析方法。
- 請求項4記載の半導体装置のメモリセルアレイのFBMによって、1カラム内の全てのメモリセルが不良であるときは、前記1カラム内の2本の第1配線が短絡していることを検知し、ロウ方向に隣接する2カラム内の全てのメモリセルが不良であるときは、前記ロウ方向に隣接する2カラムに跨る2本の第2配線が短絡していることを検知することを特徴とするLSIの不良解析方法。
- 請求項5記載の半導体装置のメモリセルアレイのFBMによって、単ビット不良が発生しているときは、前記請求項5記載の第1及び第2MOSトランジスタのゲートの引き出し部と第3及び第4MOSトランジスタのゲートの引き出し部とが短絡している、又は、前記請求項5記載の第1配線と第2配線とが短絡している、ことを検知することを特徴とするLSIの不良解析方法。
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