KR100555504B1 - 결함 크기를 검출할 수 있는 반도체 소자의 테스트 구조및 이를 이용한 테스트 방법 - Google Patents

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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Abstract

본 발명은 반도체 기판 상부에 복수개의 금속 패턴들이 서로 떨어져 있고 상기 금속 패턴들은 전기적으로 분리된 제1 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴들 상의 양단부에 형성된 복수개의 금속 비아들과, 상기 금속 비아들을 전기적으로 연결하여 상기 금속 비아들을 통하여 상기 제1 테스트 패턴과도 전기적으로 연결된 제2 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴의 일단부에 설치되어 전압을 입력할 수 있는 입력 패드와, 상기 제1 테스트 패턴을 구성하는 금속 패턴들의 타단부에는 설치되어 인가된 전압을 출력하여 측정할 수 있는 출력 패드를 구비한다. 이에 따라, 상기 제1 테스트 패턴에 전압을 인가하여 상기 금속 패턴들의 금속 페일이 없을 경우와 있을 경우의 저항 차이를 분석하여 금속 페일의 형태나 크기를 검출한다.

Description

결함 크기를 검출할 수 있는 반도체 소자의 테스트 구조 및 이를 이용한 테스트 방법{Test structure for detecting a defect size in a semiconductor device and test method using the same}
도 1은 본 발명에 반도체 소자의 테스트 구조를 설명하기 위한 레이아웃도이고,
도 2 내지 도 4는 도 1의 제1 테스트 패턴, 금속 비아 및 제2 테스트 패턴을 설명하기 위한 레이아웃도들이고,
도 5는 도 1의 반도체 소자의 테스트 구조의 단면도이고,
도 6은 도 1의 반도체 소자의 테스트 구조의 등가 회로도 및 이를 이용한 테스트 방법을 설명하기 위한 도면이고,
도 7 및 도 8은 도 1의 반도체 소자의 테스트 구조에서 금속 페일이 발생한 경우 저항 변화에 따른 테스트 방법을 설명하기 위하여 도시한 도면이다.
본 발명은 반도체 소자의 테스트 구조 및 이를 이용한 테스트 방법에 관한 것으로, 보다 상세하게는 금속 페일(metal failure)을 테스트 할 수 있는 반도체 소자의 테스트 구조 및 이를 이용한 테스트 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 과정 중에 반도체 기판(반도체 웨이퍼) 상부에 다층의 금속 패턴을 형성하는 금속 공정(multilevel metalization process)을 수행한다. 상기 각 층에 형성되는 금속 패턴은 반도체 소자를 동작시키기 위하여는 필연적으로 형성하여야 한다. 그런데, 제조 공정중의 결함(defect) 유입으로 인하여 반도체 웨이퍼 상에 형성된 금속 패턴들이 서로 붙거나(쇼트되거나) 금속 패턴이 끊어지는(오픈되는) 금속 페일이 발생한다. 이렇게 금속 페일이 발생하면 반도체 소자는 제조 수율이 심각하게 저하된다.
이에 따라, 상기 금속 페일을 유발하는 결함을 검사하기 위하여 광학 검사 장비가 이용된다. 상기 광학 검사 장비는 모든 종류의 결함을 찾아낼 수 있지만 수율 저하에 직접적인 연관을 주는 중요 결함들을 분류할 수는 없다. 또한, 상기 광학 검사 장비는 광학적인 방법을 이용하여 반도체 웨이퍼를 스캔방식으로 검사하기 때문에 많은 시간이 소요된다. 따라서, 실제의 반도체 제조시에 모든 반도체 웨이퍼를 상기 광학 검사 장비를 이용하여 검사하는 것은 불가능하다. 더더욱, 모든 반도체 웨이퍼의 특정 영역만 검사할 경우에는 모든 결함을 검출할 수 없어 제조 수율을 향상시키는데 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 광학 검사 장비를 이용하지 않고 금속 페일을 검출하며, 더더욱 금속 페일의 크기를 검출할 수 있는 반도체 소자의 테스트 구조를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 테스트 구조를 이용하여 금속 페일의 발생 유무, 형태 및 크기를 검출할 수 있는 테스트 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 테스트 구조는 반도체 기판 상부에 복수개의 금속 패턴들이 서로 떨어져 있고 상기 금속 패턴들은 전기적으로 분리된 제1 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴들 상의 양단부에 형성된 복수개의 금속 비아들과, 상기 금속 비아들을 전기적으로 연결하여 상기 금속 비아들을 통하여 상기 제1 테스트 패턴과도 전기적으로 연결된 제2 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴의 일단부에 설치되어 전압을 입력할 수 있는 입력 패드와, 상기 제1 테스트 패턴을 구성하는 금속 패턴들의 타단부에는 설치되어 인가된 전압을 출력하여 측정할 수 있는 출력 패드를 구비한다. 이에 따라, 상기 제1 테스트 패턴에 전압을 인가하여 상기 금속 패턴들의 금속 페일이 없을 경우와 있을 경우의 저항 차이를 분석하여 금속 페일의 형태나 크기를 검출한다.
상기 제1 테스트 패턴을 구성하는 금속 패턴들은 알루미늄, 구리 또는 이들의 합금으로 구성할 수 있다. 상기 금속 비아는 텅스텐 또는 구리로 구성할 수 있다. 상기 제2 테스트 패턴은 텅스텐, 알루미늄, 구리 또는 이들의 합금으로 구성할 수 있다.
삭제
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상부에 복수개의 금속 패턴들이 서로 떨어져 있고 상기 금속 패턴들은 전기적으로 분리된 제1 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴들 상의 양단부에 형성된 복수개의 금속 비아들과, 상기 금속 비아들을 전기적으로 연결하여 상기 금속 비아들을 통하여 상기 제1 테스트 패턴과도 전기적으로 연결된 제2 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴의 일단부에 설치되어 전압을 입력할 수 있는 입력 패드와, 상기 제1 테스트 패턴을 구성하는 금속 패턴들의 타단부에는 설치되어 인가된 전압을 출력하여 측정할 수 있는 출력 패드를 구비한 반도체 소자의 테스트 방법을 제공한다.
본 발명은 상기 제1 테스트 패턴을 구성하는 상기 금속 패턴들의 일단부에 설치된 상기 입력 패드를 통하여 상기 제1 테스트 패턴에 전압을 입력하고, 상기 제1 테스트 패턴을 구성하는 상기 금속 패턴들의 타단부에 설치된 상기 출력 패드를 통하여 인가된 전압을 출력 및 분석하여 상기 금속 패턴들의 금속 페일이 없을 경우와 있을 경우의 저항 차이에 따라 금속 페일의 형태나 크기를 검출한다.
상기 제1 테스트 패턴에 전압을 인가하면 상기 제1 테스트 패턴, 금속 비아 및 제2 테스트 패턴을 통하여 전류를 흐르게 할 수 있다. 상기 금속 패턴들의 금속 페일이 없을 경우 상기 제1 테스트 패턴, 금속 비아 및 제2 테스트 패턴에 의해 제1 저항을 갖으며, 상기 금속 패턴들의 금속 페일이 있을 경우 상기 제1 테스트 패턴, 금속 비아 및 제2 테스트 패턴에 의해 상기 제1 저항과 다른 제2 저항을 갖는 것을 특징으로 한다.
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상기 금속 페일은 상기 금속 패턴의 오픈이나 쇼트의 형태일 수 있다. 상기 금속 페일이 없을 경우의 정상 저항(RNOR)은 N x [(RH+ RL)/(RHRL)]이고, 여기서 N은 제1 테스트 패턴을 구성하는 금속 패턴의 수이고, RH는 제2 테스트 패턴의 저항이고, RL은 2RVIA + RMP(여기서, RVIA는 금속 비아의 저항이며, RMP는 금속 패턴의 저항)이다.
상기 금속 페일이 상기 제1 테스트 패턴의 임의의 금속 패턴이 끊어져 오픈된 경우, 오픈 저항(ROP)은 {(N-X) x [(RH+ RL)/(RHRL)]} + XRH이고, 여기서 N은 제1 테스트 패턴을 구성하는 금속 패턴의 수이고, X는 끊어진 금속 패턴의 수이고, RH는 제2 테스트 패턴의 저항이고, RL은 2RVIA+ RMP(여기서, RVIA는 금속 비아의 저항이며, RMP는 금속 패턴의 저항)이다.
상기 금속 페일이 상기 제1 테스트 패턴의 금속 패턴들이 붙어 쇼트될 경우 쇼트 저항(RSH)은 {(N-X) x [(RH+ RL)/(RHRL)]} + RMP이고, 여기서 N은 제1 테스트 패턴을 구성하는 금속 패턴의 수이고, X는 쇼트된 금속 패턴의 수이고, RH는 제2 테스트 패턴의 저항이고, RL은 2RVIA + RMP (여기서, RVIA는 금속 비아의 저항이며, RMP는 금속 패턴의 저항)이다.
상기 제1 테스트 패턴을 구성하는 금속 패턴들은 알루미늄, 구리 또는 이들의 합금으로 형성할 수 있다. 상기 금속 비아는 텅스텐 또는 구리로 형성할 수 있다. 상기 제2 테스트 패턴은 텅스텐, 알루미늄, 구리 또는 이들의 합금으로 형성할 수 있다.
이상과 같이 본 발명의 반도체 소자의 테스트 구조 및 이를 이용한 테스트 방법에 의하면 금속 페일이 발생하지 않은 정상 저항과, 오픈 저항이나 쇼트 저항 의 차이를 분석하여 금속 페일의 형태나 결함 크기를 검출할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본 발명에 반도체 소자의 테스트 구조를 설명하기 위한 레이아웃도이고, 도 2 내지 도 4는 도 1의 제1 테스트 패턴, 금속 비아 및 제2 테스트 패턴을 설명하기 위한 레이아웃도들이고, 도 5는 도 1의 반도체 소자의 테스트 구조의 단면도이다.
구체적으로, 본 발명의 반도체 소자의 테스트 구조는 도 1에 도시한 바와 같이 크게 보아 제1 테스트 패턴(100), 금속 비아(300), 및 제2 테스트 패턴(500)으로 구성된다.
상기 제1 테스트 패턴(100)은 도 2에 도시된 바와 같이 복수개의 금속 패턴들(110)이 서로 떨어져 전기적으로 연결되지 않게 형성되어 있다. 특히, 상기 금속 패턴들(110)의 양끝 부분은 서로 연결되지 않게 형성한다. 상기 금속 패턴들(110)은 편의상 5개 도시되어 있으나, 더 많거나 더 적게 형성할 수도 있다. 상기 제1 테스트 패턴(100)을 구성하는 금속 패턴들(110)은 알루미늄, 구리 또는 이들의 합금으로 구성한다. 상기 제1 테스트 패턴(100)을 구성하는 금속 패턴들(110)의 일측에는 전압을 입력할 수 있는 입력 패드(130)가 설치되어 있다. 상기 제1 테스트 패 턴(100)을 구성하는 금속 패턴들(110)의 타측에는 인가된 전압을 출력하여 측정할 수 있는 출력 패드(150)가 설치되어 있다.
상기 금속 비아(300)는 도 3에 도시된 바와 같이 상기 제1 테스트 패턴(100)을 구성하는 금속 패턴들(110) 상의 양단부에 복수개 형성되어 있다. 즉, 금속 비아(300)는 상기 금속 패턴들(110)이 연결되지 않는 금속 패턴들(110)의 양끝 부분에 형성되어 있다. 상기 금속 비아(300)는 후에 제1 테스트 패턴(100)과 제2 테스트 패턴(500)을 연결하는 역할을 수행한다. 상기 금속 비아(300)는 텅스텐으로 구성한다.
상기 제2 테스트 패턴(500)은 도 4에 도시한 바와 같이 상기 금속 비아들(300) 상에 상기 금속 비아들(300)을 전기적으로 연결하도록 형성되어 있다. 상기 제2 테스트 패턴(500)은 텅스텐, 알루미늄, 구리 또는 이들의 합금으로 구성한다. 상기 제2 테스트 패턴(500)은 상기 금속 비아들(300)을 통하여 상기 제1 테스트 패턴(100)과도 전기적으로 연결된다. 다시 말해, 제1 테스트 패턴(100)을 구성하는 금속 패턴들(110)의 양끝 부분에서 흐르지 못한 전류가 금속 비아(300)와 제2 테스트 패턴(500)을 통하여 출력 패드(150)로 흐르게 된다.
앞서 설명한 바에 따라 본 발명의 반도체 소자의 테스트 구조는 도 5에 도시한 바와 같이 입력 패드(130)에 전압을 인가하면 제1 테스트 패턴(100)을 구성하는 금속 패턴(110), 금속 비아(300) 및 제2 테스트 패턴(500)을 통하여 전류가 흐른다. 그런데, 본 발명의 반도체 소자의 테스트 구조의 입력 패드(130)에 전압을 인가하면 금속 페일이 발생하지 않은 경우에는 전체적으로 임의의 제1 저항을 얻을 수 있다. 그러나, 상기 금속 패턴들(110)이 금속 페일, 예컨대 오픈이나 쇼트가 있을 경우에는 상기 제1 테스트 패턴(100), 금속 비아(130) 및 제2 테스트 패턴(500)을 통하여 전류가 흐르더라도 상기 제1 저항과 다른 제2 저항을 얻을 수 있다. 이와 같이 제1 저항과 제2 저항의 차이로 인하여 금속 페일이 쇼트에 의한 것인가 아니면 오픈에 의한 것인가를 알 수 있다. 더 나아가, 상기 금속 페일의 형태나 크기도 검출할 수 있다. 이에 관하여는 후에 좀더 자세하게 설명한다.
도 6은 도 1의 반도체 소자의 테스트 구조의 등가 회로도 및 이를 이용한 테스트 방법을 설명하기 위한 도면이고, 도 7 및 도 8은 도 1의 반도체 소자의 테스트 구조에서 금속 페일이 발생한 경우 저항 변화에 따른 테스트 방법을 설명하기 위하여 도시한 도면이다. 도 6 내지 도 8에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 6은 도 1의 반도체 소자의 테스트 구조의 등가 회로도인데, 다만, 도 6의 등가회로는 제1 테스트 패턴(100)을 구성하는 금속 패턴(110)의 수가 N개인데 반하여 도 1, 도 7 및 도 8은 편의상 5개만 표시한 것이다. 도 6을 살펴보면, 입력 패드(130)에 전압을 인가하면 RH 저항 및 RL 저항을 통하여 출력패드(150)로 전류가 흐르게 된다. 도 6의 RH는 제2 테스트 패턴(500)의 저항이며, RL 저항은 금속 비아(300) 및 제1 테스트 패턴(100)을 구성하는 금속 패턴(110)의 저항이다. 상기 RL 저항은 다음의[수학식 1]과 같이 정의될 수 있다.
RL= 2RVIA + RMP
여기서, 상기 RVIA는 금속 비아(300)의 저항이며, RMP는 금속 패턴(110)의 저항이다.
한편, 앞서 설명한 바와 같이 입력 패드(130)를 통하여 전압을 인가하면 RH 저항 및 RL 저항을 통하여 출력패드(150)로 전류가 흐른다. 그런데, 금속 페일이 발생하지 않은 경우 정상 저항(RNOR)은 다음의 [수학식 2]와 같다.
RNOR = N x [(RH+ RL)/(RHRL)]
여기서, N은 제1 테스트 패턴(100)을 구성하는 금속 패턴(110)의 수이며, RH 및 RL은 위에 설명한 바와 같다.
그러나, 상기 제1 테스트 패턴(100)을 구성하는 임의의 금속 패턴이 끊어져 오픈될 경우에는 전류는 그 근방의 금속 비아(300)를 따라 제2 테스트 패턴(500)을 통해 흐른다. 그리고, 금속 패턴(110)이 끊어져 오픈될 경우의 오픈 저항(ROP)은 다음의 [수학식 3]과 같다.
ROP = {(N-X) x [(RH+ RL)/(RHRL)]} + XRH
여기서, X는 끊어진 금속 패턴의 수를 나타내며, N, RH 및 RL은 위에 설명한 바와 같다.
예컨대, 도 7의 참조번호 210과 같이 5개의 금속 패턴(110)중에 하나의 금속 패턴(110)이 끊어질 경우에는 오픈 저항(ROP)은 다음의 [수학식 4]와 같다.
ROP = {4 x [(RH+ RL)/(RHRL)]} + XRH
그리고, 상기 제1 테스트 패턴(100)의 금속 패턴들(110)이 붙어 쇼트될 경우의 쇼트 저항(RSH)은 다음의 [수학식 5]와 같다.
RSH = {(N-X) x [(RH+ RL)/(RHRL)]} + RMP
여기서, X는 쇼트된 금속 패턴의 수를 나타내며, N, RH 및 RL은 위에 설명한 바와 같다.
예컨대, 도 8의 참조번호 230과 같이 5개의 금속 패턴(110)중에 3개의 금속 패턴(110)이 쇼트된 경우에는 쇼트 저항(RSH)은 다음의 [수학식 6]과 같다.
RSH = {2 x [(RH+ RL)/(RHRL)]} + RMP
이와 같이 본 발명의 반도체 소자의 테스트 구조는 정상 저항과 금속 패턴(110)의 오픈에 의한 오픈 저항을 비교하거나, 정상 저항과 금속 패턴의 쇼트에 의한 쇼트 저항을 검출하여 금속 페일이 발생 여부를 검출할 수 있다. 더욱이, 본 발명의 반도체 소자의 테스트 구조는 정상 저항과 오픈 저항이나 쇼트 저항의 차이를 검출하고 비교 분석하여 금속 페일의 형태나 결함의 크기를 검출할 수 있다.
상술한 바와 같이 본 발명의 반도체 소자의 테스트 구조 및 이를 이용한 테스트 방법은 광학 검사 장비를 이용하지 않고 금속 페일을 검출할 수 있다.
더욱이, 본 발명의 반도체 소자의 테스트 구조 및 이를 이용한 테스트 방법은 금속 페일이 발생하지 않은 정상 저항과, 오픈 저항이나 쇼트 저항의 차이를 분석하여 금속 페일의 형태나 결함 크기를 검출할 수 있다.

Claims (16)

  1. 반도체 기판 상부에 복수개의 금속 패턴들이 서로 떨어져 있고 상기 금속 패턴들은 전기적으로 분리된 제1 테스트 패턴;
    상기 제1 테스트 패턴을 구성하는 금속 패턴들 상의 양단부에 형성된 복수개의 금속 비아들;
    상기 금속 비아들을 전기적으로 연결하여 상기 금속 비아들을 통하여 상기 제1 테스트 패턴과도 전기적으로 연결된 제2 테스트 패턴;
    상기 제1 테스트 패턴을 구성하는 금속 패턴의 일단부에 설치되어 전압을 입력할 수 있는 입력 패드;
    상기 제1 테스트 패턴을 구성하는 금속 패턴들의 타단부에는 설치되어 인가된 전압을 출력하여 측정할 수 있는 출력 패드를 구비하여,
    상기 제1 테스트 패턴에 전압을 인가하여 상기 금속 패턴들의 금속 페일이 없을 경우와 있을 경우의 저항 차이를 분석하여 금속 페일의 형태나 크기를 검출할 수 있는 것을 특징으로 하는 반도체 소자의 테스트 구조.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 테스트 패턴을 구성하는 금속 패턴들은 알루미늄, 구리 또는 이들의 합금이고, 상기 금속 비아는 텅스텐 또는 구리로 구성하고, 상기 제2 테스트 패턴은 텅스텐, 알루미늄, 구리 또는 이들의 합금인 것을 특징으로 하는 반도체 소자의 테스트 구조.
  4. 삭제
  5. 삭제
  6. 반도체 기판 상부에 복수개의 금속 패턴들이 서로 떨어져 있고 상기 금속 패턴들은 전기적으로 분리된 제1 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴들 상의 양단부에 형성된 복수개의 금속 비아들과, 상기 금속 비아들을 전기적으로 연결하여 상기 금속 비아들을 통하여 상기 제1 테스트 패턴과도 전기적으로 연결된 제2 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴의 일단부에 설치되어 전압을 입력할 수 있는 입력 패드와, 상기 제1 테스트 패턴을 구성하는 금속 패턴들의 타단부에는 설치되어 인가된 전압을 출력하여 측정할 수 있는 출력 패드를 구비한 반도체 소자의 테스트 방법에 있어서,
    상기 제1 테스트 패턴을 구성하는 상기 금속 패턴들의 일단부에 설치된 상기 입력 패드를 통하여 상기 제1 테스트 패턴에 전압을 입력하고, 상기 제1 테스트 패턴을 구성하는 상기 금속 패턴들의 타단부에 설치된 상기 출력 패드를 통하여 인가된 전압을 출력 및 분석하여 상기 금속 패턴들의 금속 페일이 없을 경우와 있을 경우의 저항 차이에 따라 금속 페일의 형태나 크기를 검출하는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  7. 제6항에 있어서, 상기 제1 테스트 패턴에 전압을 인가하면 상기 제1 테스트 패턴, 금속 비아 및 제2 테스트 패턴을 통하여 전류를 흐르게 하는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  8. 삭제
  9. 제6항에 있어서, 상기 금속 패턴들의 금속 페일이 없을 경우 상기 제1 테스트 패턴, 금속 비아 및 제2 테스트 패턴에 의해 제1 저항을 갖으며, 상기 금속 패턴들의 금속 페일이 있을 경우 상기 제1 테스트 패턴, 금속 비아 및 제2 테스트 패턴에 의해 상기 제1 저항과 다른 제2 저항을 갖는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  10. 제6항에 있어서, 상기 제1 테스트 패턴을 구성하는 금속 패턴들은 알루미늄, 구리 또는 이들의 합금이고, 상기 금속 비아는 텅스텐 또는 구리로 구성하고, 상기 제2 테스트 패턴은 텅스텐, 알루미늄, 구리 또는 이들의 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  11. 반도체 기판 상부에 복수개의 금속 패턴들이 서로 떨어져 있고 상기 금속 패턴들은 전기적으로 분리된 제1 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴들 상의 양단부에 형성된 복수개의 금속 비아들과, 상기 금속 비아들을 전기적으로 연결하여 상기 금속 비아들을 통하여 상기 제1 테스트 패턴과도 전기적으로 연결된 제2 테스트 패턴과, 상기 제1 테스트 패턴을 구성하는 금속 패턴의 일단부에 설치되어 전압을 입력할 수 있는 입력 패드와, 상기 제1 테스트 패턴을 구성하는 금속 패턴들의 타단부에는 설치되어 인가된 전압을 출력하여 측정할 수 있는 출력 패드를 구비한 반도체 소자의 테스트 방법에 있어서,
    상기 제1 테스트 패턴을 구성하는 상기 금속 패턴들의 일단부에 설치된 상기 입력 패드를 통하여 상기 제1 테스트 패턴에 전압을 입력하고, 상기 제1 테스트 패턴을 구성하는 상기 금속 패턴들의 타단부에 설치된 상기 출력 패드를 통하여 인가된 전압을 출력 및 분석하여 상기 금속 패턴들의 금속 페일이 없을 경우와 있을 경우의 저항 차이에 따라 금속 페일의 형태나 크기를 검출하며,
    상기 금속 페일이 없을 경우의 정상 저항(RNOR)은 N x [(RH+ RL)/(RHRL)]이고, 여기서 N은 제1 테스트 패턴을 구성하는 금속 패턴의 수이고, RH는 제2 테스트 패턴의 저항이고, RL은 2RVIA+ RMP (여기서, RVIA는 금속 비아의 저항이며, RMP는 금속 패턴의 저항)이고,
    상기 금속 페일이 상기 제1 테스트 패턴의 임의의 금속 패턴이 끊어져 오픈될 경우의 오픈 저항(ROP)은 {(N-X) x [(RH+ RL)/(RHRL)]} + XRH이고, 여기서 N은 제1 테스트 패턴을 구성하는 금속 패턴의 수이고, X는 끊어진 금속 패턴의 수이고, RH는 제2 테스트 패턴의 저항이고, RL은 2RVIA+ RMP(여기서, RVIA는 금속 비아의 저항이며, RMP는 금속 패턴의 저항)이고,
    상기 금속 페일이 상기 제1 테스트 패턴의 금속 패턴들이 붙어 쇼트될 경우의 쇼트 저항(RSH)은 {(N-X) x [(RH+ RL)/(RHRL)]} + RMP이고, 여기서 N은 제1 테스트 패턴을 구성하는 금속 패턴의 수이고, X는 쇼트된 금속 패턴의 수이고, RH는 제2 테스트 패턴의 저항이고, RL은 2RVIA+ RMP (여기서, RVIA는 금속 비아의 저항이며, RMP는 금속 패턴의 저항)인 것을 특징으로 하는 반도체 소자의 테스트 방법.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서, 상기 제1 테스트 패턴을 구성하는 금속 패턴들은 알루미늄, 구리 또는 이들의 합금으로 형성하고, 상기 금속 비아는 텅스텐 또는 구리로 형성하고, 상기 제2 테스트 패턴은 텅스텐, 알루미늄, 구리 또는 이들의 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  15. 삭제
  16. 삭제
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