JP4740557B2 - 欠陥サイズを検出することができる半導体素子のテスト構造及びこれを用いたテスト方法 - Google Patents
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Description
ここで、前記RVIAは金属ビア300の抵抗であり、RMPは金属パターン110の抵抗である。
ここで、Nは第1テストパターン100を構成する金属パターン110の数であり、RH及びRLは前述した通りである。
ここで、Xは切れた金属パターンの数を示し、N、RH及びRLは前述した通りである。
そして、前記第1テストパターン100の金属パターン110が付いてショートされる場合のショート抵抗RSHは次の数式5の通りである。
ここで、Xはショートされた金属パターンの数を示し、N、RH及びRLは前述した通りである。
このように本発明の半導体素子のテスト構造は正常抵抗と金属パターン110のオープンによる抵抗とを比較するか、或いは正常抵抗と金属パターンのショートによるショート抵抗とを検出して金属フェイルの発生の有無を検出することができる。さらに、本発明の半導体素子のテスト構造は正常抵抗とオープン抵抗やショート抵抗との差異を検出して、比較分析し、金属フェイルの形態や欠陥のサイズを検出することができる。
110 金属パターン
130 入力パッド
150 出力パッド
300 金属ビア
500 第2テストパターン
Claims (8)
- 半導体基板の上部に複数個の金属パターンが互いに離れて形成されて電気的に分離された第1テストパターンと、
前記第1テストパターンを構成する金属パターン上に配置され、第2テストパターンと電気的に接続される複数個の金属ビアと、
前記金属ビアが前記第1テストパターンから上方に延びる部分と電気的に連結されることにより、前記金属ビアを通じて前記第1テストパターンと電気的に連結された前記第2テストパターンと、
前記第1テストパターンの最外側の一端に配置され、前記第1テストパターンと電気的に連結され、電圧が印加される入力パッドと、
前記入力パッドが配置される第1テストパターンの他端に配置され、前記第1テストパターンと電気的に連結され、出力電圧が測定される出力パッドとを備え、
前記第2テストパターンが前記金属パターン上に配置されることにより、前記金属ビアと前記金属パターンが電気的に連結されることを特徴とする半導体素子のテスト構造を活用した半導体素子のテスト方法において、
前記入力パッドを通じて前記第1テストパターンに電圧を印加して、前記金属ビアと、前記第2テストパターンと、前記金属パターンとを含む回路を通る電流および電圧を前記出力パッドから検出して、前記金属パターンの金属フェイルがない場合の正常抵抗と金属パターンにオープンまたはショートがある場合の抵抗との抵抗差異を比較分析することにより、前記金属パターンに内在するオープンまたはショートの金属フェイルの形態およびサイズを検出することを特徴とする半導体素子のテスト方法。 - 前記金属パターンの金属フェイルがない場合、前記第1テストパターン、金属ビア及び第2テストパターンにより第1抵抗を有し、前記金属パターンの金属フェイルがある場合、前記第1テストパターン、金属ビア及び第2テストパターンにより前記第1抵抗と異なる第2抵抗を有することを特徴とする請求項1に記載の半導体素子のテスト方法。
- 前記金属フェイルがない場合の正常抵抗(RNOR)はN×[(RH+RL)/(RHRL)]であり、ここでNは第1テストパターンを構成する金属パターンの数であり、RHは第2テストパターンの抵抗であり、RLは2RVIA+RMP(ここで、RVIAは金属ビアの抵抗であり、RMPは金属パターンの抵抗)であることを特徴とする請求項1または2に記載の半導体素子のテスト方法。
- 前記金属フェイルが前記第1テストパターンの任意の金属パターンが切れてオープンされる場合のオープン抵抗(ROP)は{(N−X)×[(RH+RL)/(RHRL)]}+XRHであり、ここでNは第1テストパターンを構成する金属パターンの数であり、Xは切れた金属パターンの数であり、RHは第2テストパターンの抵抗であり、RLは2RVIA+RMP(ここで、RVIAは金属ビアの抵抗であり、RMPは金属パターンの抵抗)であることを特徴とする請求項1〜3のいずれか一項に記載の半導体素子のテスト方法。
- 前記金属フェイルが前記第1テストパターンの金属パターンが付いてショートされる場合のショート抵抗(RSH)は{(N−X)×[(RH+RL)/(RHRL)]}+RMPであり、ここでNは第1テストパターンを構成する金属パターンの数であり、Xはショート金属パターンの数であり、RHは第2テストパターンの抵抗であり、RLは2RVIA+RMP(ここで、RVIAは金属ビアの抵抗であり、RMPは金属パターンの抵抗)であることを特徴とする請求項1〜4のいずれか一項に記載の半導体素子のテスト方法。
- 前記第1テストパターンを構成する金属パターンはアルミニウム、銅又はこれらの合金より形成することを特徴とする請求項1〜5のいずれか一項に記載の半導体素子のテスト方法。
- 前記金属ビアはタングステン又は銅より形成することを特徴とする請求項1〜6のいずれか一項に記載の半導体素子のテスト方法。
- 前記第2テストパターンはタングステン、アルミニウム、銅又はこれらの合金より形成することを特徴とする請求項1〜7のいずれか一項に記載の半導体素子のテスト方法。
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JP2718380B2 (ja) * | 1994-10-19 | 1998-02-25 | 日本電気株式会社 | 半導体装置の電気特性検査パターン及び検査方法 |
US5712571A (en) * | 1995-11-03 | 1998-01-27 | Analog Devices, Inc. | Apparatus and method for detecting defects arising as a result of integrated circuit processing |
JPH10135298A (ja) * | 1996-10-31 | 1998-05-22 | Mitsubishi Electric Corp | 配線の信頼性評価装置及びその方法 |
US6111269A (en) * | 1997-05-30 | 2000-08-29 | Cypress Semiconductor Corp. | Circuit, structure and method of testing a semiconductor, such as an integrated circuit |
JP3657781B2 (ja) * | 1998-07-09 | 2005-06-08 | 株式会社東芝 | 半導体装置及びこれを用いたlsiの不良解析方法 |
US6297644B1 (en) | 1999-03-04 | 2001-10-02 | Advanced Micro Devices, Inc. | Multipurpose defect test structure with switchable voltage contrast capability and method of use |
US6570181B1 (en) * | 1999-12-07 | 2003-05-27 | Texas Instruments Incorporated | Semiconductor metal interconnect reliability test structure |
US6528818B1 (en) * | 1999-12-14 | 2003-03-04 | Kla-Tencor | Test structures and methods for inspection of semiconductor integrated circuits |
JP3592318B2 (ja) * | 2001-08-14 | 2004-11-24 | 沖電気工業株式会社 | 半導体装置の検査方法及び半導体装置の検査システム |
US6603321B2 (en) * | 2001-10-26 | 2003-08-05 | International Business Machines Corporation | Method and apparatus for accelerated determination of electromigration characteristics of semiconductor wiring |
JP3652671B2 (ja) * | 2002-05-24 | 2005-05-25 | 沖電気工業株式会社 | 測定用配線パターン及びその測定方法 |
US7363099B2 (en) * | 2002-06-07 | 2008-04-22 | Cadence Design Systems, Inc. | Integrated circuit metrology |
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