JP5781819B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、ＴＥＧ（Test Element Group）を有する半導体装置及び半導体装置の製造方法に関する。

半導体装置には、パターンの位置ずれなどを評価するためのＴＥＧが設けられている。近年は、半導体装置の微細化が進んでおり、これに伴ってＴＥＧを配置することができるスペース（例えばスクライブ領域）が狭くなっている。このため、ＴＥＧの占有面積を小さくすることが望まれている（例えば特許文献１〜４）。

特に特許文献２には、複数のＴＥＧを隣り合うように配置し、隣り合うＴＥＧの隣接部に電極パッドを配置することにより、１つの電極パッドを２つのＴＥＧで共用できるようにすることが記載されている。また特許文献３には、複数のＴＥＧを垂直に積層し、これら複数のＴＥＧを同一の電極パッドに接続することが記載されている。なお特許文献３に記載の技術では、いずれのＴＥＧが電極パッドに接続しているかを切り替える必要がある。特許文献３では、この切り替えを、フォトトランジスタを用いて行っている。

なお、特許文献５には、複数のＴＥＧを直列に記載することが開示されている。

特開２００２−３１９６０７号公報 特開平４−３６１５４６号公報 特開２０００−５８６１４号公報 特開２０１０−１５３７５３号公報 特開２００３−２１８１１５号公報（段落００２７）

上記したように、ＴＥＧの占有面積を小さくすることが望まれている。一方で、例えば特許文献３のように、複数のＴＥＧを垂直に積層すると、どのＴＥＧに不良が発生しているかを確認することが困難になる。このため、ＴＥＧによる検査結果を容易に確認できるようにしつつ、ＴＥＧの占有面積を小さくすることが望まれる。

本発明によれば、第１テスト用パッドと、
第２テスト用パッドと、
電気回路上、前記第１テスト用パッドと前記第２テスト用パッドの間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない複数のＴＥＧと、
を備える半導体装置が提供される。

本発明によれば、第１テスト用パッドと第２テスト用パッドの間に、複数のＴＥＧが直列又は並列に配置されている。このため、複数のＴＥＧそれぞれ別にテスト用パッドを設ける場合と比較して、ＴＥＧの占有面積を小さくすることができる。また複数のＴＥＧは平面視で重なっていないため、ＴＥＧによる検査結果を容易に確認できる。

本発明によれば多層配線層のいずれかの配線層に、互いに直列又は並列に接続されており、かつ平面視で互いに重なっていない複数のＴＥＧを形成するとともに、最表層の配線層に、前記複数のＴＥＧに接続する第１テスト用パッド及び第２テスト用パッドを形成する工程と、
前記第１テスト用パッド及び前記第２テスト用パッドにテスト用信号を入力することにより、前記複数のＴＥＧを検査する工程と、
を備える半導体装置の製造方法が提供される。

本発明によれば、ＴＥＧによる検査結果を容易に確認できるようにしつつ、ＴＥＧの占有面積を小さくすることができる。

第１の実施形態に係る半導体装置の構成を示す平面図である。 図１に示したＴＥＧ群のレイアウトを示す平面図である。 半導体チップを個片化するときのダイシングブレードの位置を示す平面図である。 図２のＡ−Ａ´断面図である。 図１に示したＴＥＧ群を用いた検査方法を示す平面図である。 第２の実施形態に係る半導体装置が有するＴＥＧ群の構成を示す平面図である。 第３の実施形態に係る半導体装置が有するＴＥＧ群の構成を示す平面図である。 第４の実施形態に係る半導体装置が有するＴＥＧ群の構成を示す平面図である。 第５の実施形態に係る半導体装置が有するＴＥＧ群の構成を示す平面図である。 図９のＢ−Ｂ´断面図である。 第６の実施形態に係る半導体装置が有するＴＥＧ群の構成を示す平面図である。 第７の実施形態に係る半導体装置が有するＴＥＧ群の構成を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は、ＴＥＧ群３００を有している。ＴＥＧ群３００は、第１テスト用パッド３１０、第２テスト用パッド３１２、及び複数のＴＥＧ（第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０）を有している。複数のＴＥＧは、電気回路上、第１テスト用パッド３１０と第２テスト用パッド３１２の間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない。本実施形態において、ＴＥＧ群３００を構成するＴＥＧは、ＯＢＲＩＣＨ（Optical Beam Induced Resistance Change）用のＴＥＧである。以下、詳細に説明する。

本実施形態において、ＴＥＧ群３００を構成する第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０は、この順に互いに直列に接続している。また第１ＴＥＧ３２０の始端は、配線及びビアを介して第１テスト用パッド３１０に接続しており、第３ＴＥＧ３６０の終端は、配線及びビアを介して第２テスト用パッド３１２に接続している。

第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０は、配線パターンと、配線パターンに接続されているビアとを有しており、配線パターンの形状、及び配線パターンに対するビアの位置の少なくとも一方が互いに異なっている。ただし、いずれのＴＥＧも、ショート不良が発生しやすいパターンを有している。この不良が発生しやすいパターンは、各ＴＥＧで異なっている。そして各ＴＥＧは、いずれも半導体装置の設計基準に沿って形成されている。すなわちＴＥＧ群３００は、量産工程での異常を検出するために使用される。

具体的には、第１ＴＥＧ３２０は、配線パターン３２１及び配線パターン３２２を有している。配線パターン３２１は第１の配線層に形成されており、配線パターン３２２は、第１の配線層の一つ上（又は一つ下）の配線層に形成されている。配線パターン３２１の終端は、ビアを介して配線パターン３２２の始端に接続している。そしてビアが設けられた部分では、配線パターン３２１と配線パターン３２２は、同一方向に延伸している。配線パターン３２１及び配線パターン３２２は、同一方向に９０°に折り曲げられた折り曲げ部を２箇所連続して有しているため、最小間隔で平行に設けられた２本の配線を有することになる。すなわち第１ＴＥＧ３２０は、最小間隔で配置された２本の配線が互いに近接（又は短絡）しているか否かを検査するためのＴＥＧである。

また、第２ＴＥＧ３４０は、配線パターン３４１及び配線パターン３４２を有している。配線パターン３４１は第１の配線層に形成されており、配線パターン３４２は、第１の配線層の一つ上（又は一つ下）の配線層に形成されている。配線パターン３２１の終端は、ビアを介して配線パターン３２２の始端に接続している。そしてビアが設けられた部分では、配線パターン３２１と配線パターン３２２は、直交する方向に延伸している。すなわち第２ＴＥＧ３４０は、互いに直行する方向に延伸している配線が互いの端部で重なっており、かつこの端部でビアを介して接続する場合において、接続がきちんと行われているか否かを検査するためのＴＥＧである。

また第３ＴＥＧ３６０は、互いに平行に延伸している複数の配線パターン３６１を有している。互いに隣り合っている配線パターン３６１は、その中央部で配線パターン３６２及びビア３６３を介して、互いに接続している。配線パターン３６２は、配線パターン３６１の一つ上（又は一つ下）の配線層に形成されている。すなわち第３ＴＥＧ３６０は、互いに隣り合う配線が短い配線及びビアを介して接続されている場合において、接続がきちんと行われているか否かを検査するためのＴＥＧである。

また、ＴＥＧ群３００は位置表示マーク３８２、位置表示マーク３８４、及び位置表示マーク３８６を備えている。位置表示マーク３８２は第１ＴＥＧ３２０の位置を示すためのパターンであり、位置表示マーク３８４は第２ＴＥＧ３４０の位置を示すためのパターンであり、位置表示マーク３８６は第３ＴＥＧ３６０の位置を示すためのパターンである。位置表示マーク３８２、位置表示マーク３８４、及び位置表示マーク３８６は、第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０よりも上層、例えば第１テスト用パッド３１０及び第１ＴＥＧ３２０と同一層に形成されている。

図２は、図１に示したＴＥＧ群３００のレイアウトを示す平面図である。本図に示す状態において、半導体装置は複数の半導体チップが個片化されておらず、例えばウェハのまままである。ＴＥＧ群３００は、スクライブ領域２０に設けられている。スクライブ領域２０は、複数のチップ領域１０を互いに分離する領域であり、図３に示すように、チップ領域１０を個々の半導体チップに分割する際にダイシングブレード５０が通る領域である。ただし図３に示すように、ダイシングブレード５０の幅は、スクライブ領域２０の幅より狭い。このため、個片化後の半導体チップにおいても、ＴＥＧ群３００の少なくとも一部が残っている。

チップ領域１０には、電極パッド１１０、配線１１２、及びダミーパターン１２０が設けられている。ダミーパターン１２０は、配線１１２と同一工程で形成された導体パターンであり、配線としては機能せずにフローティング状態になっている。ダミーパターン１２０は、電極パッド１１０を形成するときのＣＭＰ工程において電極パッド１１０を有する配線層の平坦性を担保するために、電極パッド１１０や配線が形成されていない領域に一定の間隔で設けられている。

スクライブ領域２０にも、ダミーパターン１２０が設けられている。ただしダミーパターン１２０は平面視でＴＥＧ群３００と重なる領域には形成されていない。

図４は、図２のＡ−Ａ´断面図である。この図に示すように、図１及び図２に示した半導体装置は、シリコン基板などの基板３０を有している。チップ領域１０に位置する基板３０には、ＭＯＳトランジスタなどの素子が複数形成されている。そして基板３０上には、多層配線層が形成されている。多層配線層を形成する各配線層には、ダミーパターン１２０が形成されている。ただしいずれの配線層においても、平面視でＴＥＧ群３００と重なる領域には、ダミーパターン１２０は形成されていない。このため、ＯＢＲＩＣＨを用いた検査を行う場合、第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０上に位置する配線層を研磨除去しなくても、これらＴＥＧに光を照射することができる。

また、多層配線層を構成する配線層のうち最上層の配線層に、第１テスト用パッド３１０及び第１ＴＥＧ３２０が形成されている。また最上層の配線層には、図１に示した位置表示マーク３８２，３８４，３８６も形成されている。このため、多層配線層を研磨しなくても、位置表示マーク３８２，３８４，３８６を視認することができる。

図５は、図１に示したＴＥＧ群３００を用いた検査方法を示す平面図である。ＴＥＧ群３００を用いて検査を行う場合、第１テスト用パッド３１０及び第１ＴＥＧ３２０にプローブをあて、これらの間に定電圧を印加する。これにより、ＴＥＧ群３００を構成する第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０それぞれに電圧が加わる。この状態で、ＴＥＧ群３００の特定の箇所に光、例えば赤外域のレーザを照射する。すると、ＴＥＧ群３００を構成する配線及びビアのうち光が照射された部分は加熱されるため、第１テスト用パッド３１０と第１ＴＥＧ３２０の間で測定される抵抗値が変化する。配線及びビアに欠陥（例えばショート）が生じていた場合、この抵抗値の変化量は、正常な状態と比べて異なる値を示す。従って、第１テスト用パッド３１０と第１ＴＥＧ３２０の間を流れる電流量の変化量を、光の照射箇所に対応付けてマップ化することにより、欠陥の箇所が分かる。

ここで、本実施形態では、位置表示マーク３８２，３８４，３８６を設けている。このため、図５に示されるように、いずれのＴＥＧで欠陥が生じているかを容易に確認することができる。

以上、本実施形態によれば、第１テスト用パッド３１０と第２テスト用パッド３１２の間に、第１ＴＥＧ３２０、第２ＴＥＧ３４０、および第３ＴＥＧ３６０が直列に配置されている。このため、第１ＴＥＧ３２０、第２ＴＥＧ３４０、および第３ＴＥＧ３６０それぞれ別にテスト用パッドを設ける場合と比較して、ＴＥＧ群３００の占有面積を小さくすることができる。また第１ＴＥＧ３２０、第２ＴＥＧ３４０、および第３ＴＥＧ３６０は平面視で重なっていないため、第１ＴＥＧ３２０、第２ＴＥＧ３４０、および第３ＴＥＧ３６０による検査結果を容易に確認できる。

また、本実施形態において第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０は、いずれもショート不良が発生しやすいパターンにおいて不良が発生しているか否かを検査するためのＴＥＧであり、オープン不良が発生しやすいパターンを有していない。そして第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０は互いに直列に接続されている。このため、いずれかのＴＥＧにおいてショート不良が発生しても、他のＴＥＧの検査には影響が生じない。

（第２の実施形態）
図６は、第２の実施形態に係る半導体装置が有するＴＥＧ群３００の構成を示す平面図であり、第１の実施形態における図１に相当している。本実施形態に係るＴＥＧ群３００は、位置表示マーク３８２，３８４，３８６の形状、例えば平面形状が互いに異なる点を除いて、第１の実施形態に係るＴＥＧ群３００と同様の構成である。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、位置表示マーク３８２，３８４，３８６の形状が互いに異なるため、いずれのＴＥＧで欠陥が生じているかを、さらに容易に確認することができる。

（第３の実施形態）
図７は、第３の実施形態に係る半導体装置が有するＴＥＧ群３００の構成を示す平面図であり、第１の実施形態における図１に相当している。本実施形態に係るＴＥＧ群３００は、以下の点を除いて第１又は第２の実施形態に係るＴＥＧ群３００と同様の構成を有している。

まず、第１ＴＥＧ３２０、第２ＴＥＧ３４０、第３ＴＥＧ３６０は、第１テスト用パッド３１０及び第２テスト用パッド３１２に対し、互いに並列に接続されている。また、第１ＴＥＧ３２０及び第２ＴＥＧ３４０の形状が異なる。そして本実施形態における第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０は、いずれもオープン不良が発生しやすいパターンを有している。

具体的には、第１ＴＥＧ３２０は、配線パターン３２３及びビア３２４を有している。配線パターン３２３は、同一方向に９０°に折り曲げられた折り曲げ部を２箇所連続して有しているため、平行に設けられた配線を複数本有することになる。これらの配線の間隔は、最小間隔であってもよいし、これより大きくてもよい。そしてビア３２４は、配線パターン３２３のうち折れ曲がり部から離れた所に接続している。すなわち第１ＴＥＧ３２０は、複数の配線が互いに平行に形成されている場合において、ビアが隣の配線にショートしているか否かを検査するためのＴＥＧである。なお、ビア３２４は配線パターン３２３の上に位置していてもよいし、下に位置していてもよい。

第２ＴＥＧ３４０は、配線パターン３４３及び複数のビア３４４を有している。ビア３４４は配線パターン３４３に接続している。配線パターン３４３は、端部が互いに揃っていて互いに平行かつ同じ長さの複数の配線を直列につないだ形状を有している。これらの配線の配置間隔は、最小間隔となっている。そしてビア３４４は、これら複数の配線の両端それぞれに設けられている。すなわち第２ＴＥＧ３４０は、互いに近接している複数のビアがショートしているか否かを検査するためのＴＥＧである。

なお、配線パターン３４３、配線パターン３２３、及び配線パターン３６１は互いに同一層に形成されている。また配線パターン３６２も、これらの配線（配線パターン３６１等）と同一層に形成されている。

本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。

また、本実施形態において第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０は、いずれもオープン不良が発生しやすいパターンにおいて不良が発生しているか否かを検査するためのＴＥＧであり、ショート不良が発生しやすいパターンを有していない。そして第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０は互いに並列に接続されている。このため、いずれかのＴＥＧにおいてオープン不良が発生しても、他のＴＥＧの検査には影響が生じない。

なお、本実施形態では第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０は互いに並列になっているため、これら各ＴＥＧの抵抗を互いに同一の値にするのが好ましい。

（第４の実施形態）
図８は、第４の実施形態に係る半導体装置が有するＴＥＧ群３００の構成を示す平面図であり、第１の実施形態における図１に相当している。本実施形態に係るＴＥＧ群３００は、第１ＴＥＧ３２０及び第２ＴＥＧ３４０が互いに直列に接続されている点を除いて、第３の実施形態に係る半導体装置と同様の構成である。そして第１ＴＥＧ３２０及び第２ＴＥＧ３４０の組に対し、第３ＴＥＧ３６０は並列に接続されている。

本実施形態によっても、第３の実施形態と同様の効果を得ることができる。なお、本実施形態では、第１ＴＥＧ３２０及び第２ＴＥＧ３４０の抵抗の和と、第３ＴＥＧ３６０の抵抗が同一の値にするのが好ましい。

また本実施形態において、第１ＴＥＧ３２０及び第２ＴＥＧ３４０にショート不良が発生しやすいパターンを導入するとともにオープン不良が発生しやすいパターンを導入せず、かつ、第３ＴＥＧ３６０にオープン不良が発生しやすいパターンを導入するとともにショート不良が発生しやすいパターンを導入しないでおくと、第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０のいずれかに不良が発生しても、他のＴＥＧによる検査に影響を与えないで済む。

（第５の実施形態）
図９は、第５の実施形態に係る半導体装置が有するＴＥＧ群の構成を示す平面図であり、第３の実施形態における図７に相当している。図１０は、図９のＢ−Ｂ´断面図である。本実施形態に係る半導体装置は、ＴＥＧ群３００とは異なる配線層にＴＥＧ群３０１が形成されている点を除いて、第３又は第４の実施形態に係る半導体装置と同様の構成である。ＴＥＧ群３０１は、ＴＥＧ群３００と同様のＴＥＧを有しており、また、平面視でＴＥＧ群３００とは重ならない位置に形成されている。そしてＴＥＧ群３０１は、ＴＥＧ群３００とは異なる第１テスト用パッド３１０及び第２テスト用パッド３１２を有している。

なお、図９に示す例において、多層配線層を形成する各配線層にＴＥＧ群３００と同様のＴＥＧ群を形成しても良い。またＴＥＧ群３００及びＴＥＧ群３０１が有する各ＴＥＧは、第一の実施形態と同様の形状を有していてもよい。

本実施形態によっても、第３又は第４の実施形態と同様の効果を得ることができる。また、複数の配線層に対して検査を行うことができる。

（第６の実施形態）
図１１は、第６の実施形態に係る半導体装置が有するＴＥＧ群の構成を示す平面図であり、第５の実施形態における図９に相当している。本実施形態に係る半導体装置は、ＴＥＧ群３０１が独自の第１テスト用パッド３１０及び第２テスト用パッド３１２を有しておらず、ＴＥＧ群３００の第１テスト用パッド３１０及び第２テスト用パッド３１２に接続している点を除いて、第５の実施形態に係る半導体装置と同様の構成である。すなわち本実施形態では、ＴＥＧ群３００とＴＥＧ群３０１は、同一の第１テスト用パッド３１０及び第２テスト用パッド３１２に対して並列に接続している。

なお、ＴＥＧ群３００と同様のＴＥＧ群が３層以上の配線層のそれぞれに形成されている場合、これら３つ以上のＴＥＧ群を、同一の第１テスト用パッド３１０及び第２テスト用パッド３１２に対して並列に接続してもよい。

本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、第１テスト用パッド３１０及び第２テスト用パッド３１２の数を少なくすることができるため、ＴＥＧの占有面積をさらに小さくすることができる。

（第７の実施形態）
図１２は、第７の実施形態に係る半導体装置が有するＴＥＧ群の構成を示す断面図であり、第５の実施形態における図１０に対応している。本実施形態に係る半導体装置は、ＴＥＧ群３０１が、平面視でＴＥＧ群３００と重なるように形成されている点を除いて、第５の実施形態に係る半導体装置と同様の構成である。

本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、ＴＥＧ群３００とＴＥＧ群３０１を重ねているため、ＴＥＧの占有面積をさらに小さくすることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えばＴＥＧ群３００に含まれる各ＴＥＧは、エミッション顕微鏡により検査を行うためのＴＥＧであってもよい。

１０ チップ領域
２０ スクライブ領域
３０ 基板
５０ ダイシングブレード
１１０ 電極パッド
１１２ 配線
１２０ ダミーパターン
３００ ＴＥＧ群
３０１ ＴＥＧ群
３１０ 第１テスト用パッド
３１２ 第２テスト用パッド
３２０ 第１ＴＥＧ
３２１ 配線パターン
３２２ 配線パターン
３２３ 配線パターン
３２４ ビア
３４０ 第２ＴＥＧ
３４１ 配線パターン
３４２ 配線パターン
３４３ 配線パターン
３４４ ビア
３６０ 第３ＴＥＧ
３６１ 配線パターン
３６２ 配線パターン
３６３ ビア
３８２ 位置表示マーク
３８４ 位置表示マーク
３８６ 位置表示マーク

Claims (13)

1. 第１テスト用パッドと、
   第２テスト用パッドと、
   電気回路上、前記第１テスト用パッドと前記第２テスト用パッドの間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない複数のＴＥＧと、
   を備え、
   前記複数のＴＥＧのそれぞれは、
   配線パターンと、
   前記配線パターンに接続されているビアと
   を有し、
   前記配線パターンの形状、及び前記配線パターンに対する前記ビアの位置の少なくとも一方が互いに異なっており、
   さらに、前記複数のＴＥＧそれぞれの位置を示す位置表示マークを備える半導体装置。
2. 請求項１に記載の半導体装置において、前記位置表示マークの形状は、前記複数のＴＥＧそれぞれで異なる半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記複数のＴＥＧは、ＯＢＩＲＣＨ（Optical Beam Induced Resistance Change）用のＴＥＧである半導体装置。
4. 請求項１〜３のいずれか一項に記載の半導体装置において、
   前記複数のＴＥＧ上に形成された複数の配線層と、
   前記複数の配線層のそれぞれに形成された配線及び複数のダミーパターンと、
   を備え、
   平面視において、前記複数のＴＥＧは、いずれの前記配線及び前記ダミーパターンにも重なっていない半導体装置。
5. 請求項１〜４のいずれか一項に記載の半導体装置において、
   基板と、
   前記基板の上に形成された複数の配線層と、
   を備え、
   前記複数のＴＥＧにより一つのＴＥＧ群が形成されており、
   前記複数の配線層のうち少なくとも２つの配線層それぞれに、前記ＴＥＧ群が形成されている半導体装置。
6. 請求項５に記載の半導体装置において、
   前記複数のＴＥＧ群は、互いに同一の前記第１テスト用パッド及び前記第２テスト用パッドに接続している半導体装置。
7. 請求項５又は６に記載の半導体装置において、
   互いに異なる前記配線層に形成された前記ＴＥＧ群は、平面視において互いに異なる場所に形成されている半導体装置。
8. 請求項５又は６に記載の半導体装置において、
   互いに異なる前記配線層に形成された前記ＴＥＧ群は、平面視において互いに重なっている半導体装置。
9. 多層配線層のいずれかの配線層に、互いに直列又は並列に接続されており、かつ平面視で互いに重なっていない複数のＴＥＧを形成するとともに、最表層の配線層に、前記複数のＴＥＧに接続する第１テスト用パッド及び第２テスト用パッドを形成する工程と、
   前記第１テスト用パッド及び前記第２テスト用パッドにテスト用信号を入力することにより、前記複数のＴＥＧを検査する工程と、
   を備え、
   前記多層配線層を形成する工程において、前記複数のＴＥＧそれぞれの位置を示す位置表示マークを形成し、
   前記複数のＴＥＧを同時に検査する工程において、前記複数のＴＥＧを用いてＯＢＩＲＣＨを行う半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記複数のＴＥＧのそれぞれは、
    配線パターンと、
    前記配線パターンに接続されているビアと
    を有し、
    前記配線パターンの形状、又は前記配線パターンに対する前記ビアの位置の少なくとも一方が互いに異なっている半導体装置の製造方法。
11. 請求項９又は１０に記載の半導体装置の製造方法において、
    前記多層配線層を形成する工程において、前記複数のＴＥＧよりも上に位置する全ての配線層において、配線及び複数のダミーパターンを、前記複数のＴＥＧのいずれにも重ならない位置に形成する半導体装置の製造方法。
12. 請求項９〜１１のいずれか一項に記載の半導体装置の製造方法において、
    前記複数のＴＥＧにより一つのＴＥＧ群が形成されており、
    前記多層配線層を形成する工程において、少なくとも２つの配線層それぞれに、前記ＴＥＧ群を形成する半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    前記複数のＴＥＧ群は、互いに同一の前記第１テスト用パッド及び前記第２テスト用パッドに接続している半導体装置の製造方法。

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