JP2010114130A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体ウェハ上における同層のショット間の位置の合わせずれ量を高精度で測定及び検出できるようにする。
【解決手段】半導体装置は、ウェハ状の半導体基板における、第１の露光でパターニングされる少なくとも１つのチップ領域１の周縁部に、第２の露光によって二重露光されてなり、第１の露光及び第２の露光における縦方向又は横方向の互いの位置の合わせずれ量を電気的に測定する検査用評価素子５ａｂを有している。検査用評価素子５ａｂは、第１の露光によって形成される第１の配線パターン５ａと、第２の露光によって形成される第２の配線パターン５ｂとから形成されている。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特にパターン露光時のショット間の位置の合わせずれを検出する半導体装置及びその製造方法に関する。

近年、半導体装置の製造プロセスにおいて、レジストを用いたパターニング（レジストパターニング）における位置合わせ精度の測定は、半導体装置の歩留まりの向上に不可欠な技術となっている。

（第１の従来例）
図５に示すように、従来、レジストパターニングの際の位置合わせ精度の測定手段として、下層パターン１１、該下層パターン１１の上にパターニングされた層間絶縁膜１２及び上層パターン１３からなる測定パターンが用いられている。

上層パターン１３は、平面正方形状にパターニングされており、上層パターン１３の周囲は層間絶縁膜１２が平面正方形状に除去されて、下層パターン１１が上層パターン１３の周囲に露出している。これにより、上層パターン１３と層間絶縁膜１２とは、それぞれ上層パターン１３からなる内側ボックス部と、層間絶縁膜１２の開口部からなる外側ボックス部とに分離されて見分けられるようになっている。

上層パターン１３と層間絶縁膜１２との位置の合わせずれ量の測定は、内側ボックス部と外側ボックス部とのずれ量をＣＣＤ(電荷結合素子)によって撮像し、撮像した画像データを処理することにより行われている。この場合、層間絶縁膜１２の開口部と上層パターン１３とは、共に平面正方形状に形成されていることから、上層パターン１３と層間絶縁膜１２との合わせずれには、横方向と縦方向とのずれ量のデータが含まれることになる。従って、横方向のずれ量と縦方向のずれ量とをそれぞれ分離して、ずれ量の結果を算出することができる。

しかしながら、第１の従来例に係る方法は、２つのボックス部を形成するためのボックス形成用のマスクが荒れているような場合に、測定の精度が著しく低下するという問題がある。図６は、下層パターン１１の表面が荒れた状態の場合の上面から観測した様子を表している。ここで、ＣＣＤにより上面から画像処理を行うと、外側ボックス部を構成する内側の壁面、すなわち、層間絶縁膜１２の内周面が荒れてしまい、マスク位置の測定精度が著しく低下してしまう。

その上、測定精度の限界は光学顕微鏡の光学的分解能で決まるため、次世代以降の微細技術には、精度の点で対応できない。

ところで、この位置合わせ精度の測定方法は、下層のマスクと上層のマスクとの位置の合わせずれ量だけではなく、同層でのショット間（１ショットとは、１回の露光でパターニングされる領域を指す。）の位置の合わせずれ量の確認においても利用可能な方法である。同じレチクルを用いた２回の重ね露光（二重露光）で内側リングボックス部と外側リングボックス部とをパターニングすることにより、同層でのショット間の重ね合わせの合わせずれ量を測定することが可能となる。

しかしながら、上述したように、被処理膜の表面が荒れた状態では、上層と下層との位置の合わせずれ量の測定と同様に、同層においても位置測定の精度が著しく低下してしまう。

（第２の従来例）
このような問題に影響されないレジストパターニングの位置合わせ精度を持つ測定方法が下記の特許文献１に提示されており、図７を用いて説明する。

図７に示すように、第２の従来例に係る縦方向及び横方向のずれ量が０となる校正用回路３０は、層間絶縁膜２７と、該層間絶縁膜２７に形成された平面二等辺三角形状の横方向ずれ量検出窓２７ａから露出する第１の下層メタル配線１７と、層間絶縁膜２７に形成され、横方向ずれ量検出窓２７ａと底辺が直交した平面二等辺三角形状の縦方向ずれ量検出窓２７ｂから露出する第２の下層メタル配線１８と、層間絶縁膜２７に形成された平面長方形状で縦方向及び横方向のずれ量が０となる校正用検出窓２７ｃから露出する第３の下層メタル配線１９とを有している。さらに、校正用回路３０は、層間絶縁膜２７の上に形成された横方向ずれ測定出力端子２０と、該横方向ずれ測定出力端子２０及び第１の下層メタル配線１７とそれぞれ電気的に接続される上層横方向ずれ量検出用メタル配線２１と、層間絶縁膜２７の上に形成された縦方向ずれ測定出力端子２２と、該縦方向ずれ測定出力端子２２及び第２の下層メタル配線１８とそれぞれ電気的に接続される上層縦方向ずれ量検出用メタル配線２３と、層間絶縁膜２７の上に形成された縦方向及び横方向のずれ量が０の測定出力端子２４と、該測定出力端子２４及び第３の下層メタル配線１９とそれぞれ電気的に接続される縦方向及び横方向のずれ量が０となる上層校正用検出メタル配線２５と、層間絶縁膜２７に形成された共通端子用窓から露出する共通端子２６とを有している。

第２の従来例においては、各下層メタル配線１７、１８及び１９の表面の状態が荒れている場合であっても、また、上層の各メタル配線２１、２３及び２５の線幅がばらついたとしても、上層の各メタル配線２１、２３及び２５と層間絶縁膜２７との合わせずれの測定結果の精度の低下を防止できると共に、測定誤差の要因となるテスタの測定精度及び外部からの電気的ノイズに対して効果的に悪影響を低減することができる。

ここで、各下層メタル配線１７、１８及び１９と共通端子２６とは電気的に接続されており、共通端子２６と例えば横方向ずれ量測定端子２０とをテスタで接続することにより、上層横方向ずれ量検出用メタル配線２１と横方向ずれ量検出用窓２７ａから露出した第１の下層メタル配線１７との電気抵抗を測定することができる。層間絶縁膜２７と上層横方向ずれ量検出用メタル配線２１との合わせずれ量が０の場合には理想状態である。

同様に、共通端子２６と縦方向ずれ量測定端子２２とをテスタで接続することにより、上層縦方向ずれ量検出用メタル配線２３と縦方向ずれ量検出用窓２７ｂから露出した第２の下層メタル配線１８との電気抵抗を測定することができる。層間絶縁膜２７と上層縦方向ずれ量検出用メタル配線２３との合わせずれ量が０の場合には理想状態である。

この理想状態における上層横方向ずれ量検出用メタル配線２１と第１の下層メタル配線層１７との接触面積Ｓと、上層縦方向ずれ量検出用メタル配線２３と第２の下層メタル配線層１８との接触面積Ｓとは同一の接触面積であり、上層校正用検出メタル配線２５と第３の下層メタル配線層１９との接触面積は、常に理想状態である接触面積Ｓとなるように校正用検出窓２７ｃの縦辺の幅を設定しておく。これにより、校正用検出窓２７ｃが平面長方形状であることと相まって、上層校正用検出メタル配線２５と第３の下層メタル配線層１９との接触面積が、上層横方向ずれ量検出用メタル配線２１と第１の下層メタル配線層１７との合わせずれ及び上層縦方向ずれ量検出用メタル配線２３と第２の下層メタル配線層１８との合わせずれに対して変化することがない。従って、上層校正用検出メタル配線２５と第３の下層メタル配線層１９との接触面積による電気抵抗が、縦方向及び横方向の合わせずれ量が０のときの電気抵抗の指標となる。

従って、このようにして測定された縦方向及び横方向のマスク位置の合わせずれ量に基づいて、レジストパターンの横方向及び縦方向の合わせずれ量を補正し且つ制御することが可能となる。

例えば、この縦方向及び横方向の合わせずれ量を測定する評価素子を、半導体ウェハにおけるチップ領域を分けるスクライブ領域にスクライブＴＥＧ（Test Element Group）として配置することにより、製造工程中及び製造完了後のスクライブＴＥＧの測定と同時に、マスク位置の合わせずれ量を測定することが可能である。
特開平９−２７５２９号公報

第２の従来例のように、マスクの縦方向及び横方向の合わせずれ量を測定する評価素子は、上層メタル配線と層間絶縁膜とのマスク位置の合わせずれを精度良く測定することは可能であるものの、同一層（同一のマスク）のショット間での縦方向及び横方向の合わせずれ量を測定することはできない。

一方、半導体装置の製造プロセスにおいて、パターンを形成する際のレジストパターニングの位置の合わせずれは、製造プロセスのばらつきに依存しており、半導体装置の微細化が進むにつれて、半導体装置の上層のマスクと下層のマスクとの位置の合わせずれだけではなく、半導体ウェハ内のショット間における位置の合わせずれがデバイス特性に大きな影響を与えるようになり、半導体装置の歩留まりの低下に影響を与える不可欠な要因となってきている。

しかしながら、第１の従来例に係る位置合わせ精度の測定手段は、ＣＣＤによる上面からの画像処理によって同層のショット間における位置の合わせずれ量を測定しているため、外側ボックス部の端部、すなわち層間絶縁膜の内周面が荒れる等の、半導体装置の製造プロセスのばらつきによって位置の測定精度が著しく低下してしまう。

このように、現状では、同層のショット間における位置の合わせずれが測定可能な従来技術は、その精度が半導体装置の製造プロセスのばらつき等の要因によって著しく低下する。このため、面内管理を精度良く行うことが難しいだけでなく、縦方向及び横方向の同層でのショット間における位置の合わせずれ量を高精度で且つ電気的に測定する手段が存在しないという問題がある。

本発明は、前記従来の問題に鑑み、半導体ウェハ上における同層のショット間の位置の合わせずれ量を高精度で測定及び検出できるようにすることを目的とする。

前記の目的を達成するため、本発明は、半導体装置を、第１の露光（１ショット目露光）による露光領域の周縁部に形成される第１のパターンと、第２の露光（２ショット目露光）による露光領域の周縁部に形成される第２のパターンとを二重露光によって組み合わせることにより、縦方向又は横方向の位置の合わせずれ量を評価する検査用評価素子を形成する構成とする。

具体的に、本発明に係る半導体装置は、ウェハ状の半導体基板における第１の露光でパターニングされる少なくとも１つのチップ領域の周縁部に、第２の露光によって二重露光されてなり、第１の露光及び第２の露光による縦方向又は横方向の互いの位置の合わせずれ量を電気的に測定する第１の検査用評価素子を備え、第１の検査用評価素子は、第１の露光によって形成される第１のパターンと、第２の露光によって形成される第２のパターンとから形成されていることを特徴とする。

本発明の半導体装置によると、少なくとも１つのチップ領域の周縁部に二重露光によって形成された第１の検査用評価素子は、第１の露光によって形成される第１のパターンと、第２の露光によって形成される第２のパターンとから形成されているため、同層のショット間における縦方向又は横方向の位置の合わせずれの測定が、半導体装置の製造工程中及び製造完了後の両方で可能となる。

本発明の半導体装置において、チップ領域は、複数であって、半導体基板における縦方向及び横方向の少なくとも一方向に互いに間隔をおいて行列状に配置され、複数のチップ領域の間には、第２の検査用評価素子が形成されており、第１の検査用評価素子の電極端子と、第２の検査用評価素子の電極端子とは同一の構成であってもよい。

このようにすると、第２の検査用評価素子が位置合わせの測定以外を目的とするＴＥＧであっても、第１の検査用評価素子と第２の検査用評価素子とを同時に測定することができる。

この場合に、第１の検査用評価素子のパターンと、第２の検査用評価素子のパターンとは同一であることが好ましい。

このようにすると、第１の検査用評価素子における縦方向又は横方向の位置の合わせずれ量の測定を、１ショット露光で形成される第２の検査用評価素子を基準として行うことができる。

さらに、この場合に、第１のパターンと第２のパターンとの接触の有無は、電流値又は抵抗値として電気的に検出され、検出の基準となる電流値又は抵抗値には、第２の検査用評価素子における電流値又は抵抗値が用いられることが好ましい。

このようにすると、第１の検査用評価素子における縦方向又は横方向の位置の合わせずれ量の測定を第２の検査用評価素子を基準として電気的に行うことができる。

本発明の半導体装置において、第１の検査用評価素子は、第１のパターン及び第２のパターンがそれぞれ櫛形状のパターンである櫛形状評価素子であり、第１のパターン及び第２のパターンは、互いの櫛形状のパターンにおける櫛の歯部分を交互に噛み合わせて対向しており、縦方向又は横方向の位置の合わせずれによって生じる第１のパターンと第２のパターンとの接触の有無が電流値又は抵抗値として電気的に検出されることが好ましい。

このようにすると、第１のパターンと第２のパターンとの、縦方向又は横方向の位置の合わせずれを確実に測定することができる。

また、本発明の半導体装置において、第１の検査用評価素子は、配線の電気的特性を評価する配線評価素子であり、第１のパターンと第２のパターンとは同一であり、縦方向又は横方向の位置の合わせずれによって生じる第１のパターンと第２のパターン同士の重なり量が、電流値又は抵抗値として電気的に検出されることが好ましい。

このようにすると、例えば線状のパターンを第１の露光でパターニングされる縦方向の周縁部及び横方向の周縁部に形成すれば、縦方向及び横方向の位置の合わせずれを同時に測定することができる。

また、本発明の半導体装置において、第１の検査用評価素子は、第１のパターンが拡散領域からなり、第２のパターンが拡散領域の上に形成される導体膜からなり、縦方向又は横方向の位置の合わせずれによって生じる第１のパターンと第２のパターン同士の重なり量が、電流値又は抵抗値として電気的に検出されることが好ましい。

このようにすると、下層のマスクによりパターニングされる第１のパターンと、その上層のマスクによりパターニングされる第２のパターンの位置ずれをも測定することができる。

この場合に、チップ領域は、複数であって、半導体基板における縦方向及び横方向の少なくとも一方向に互いに間隔をおいて行列状に配置され、複数のチップ領域の間には、第２の検査用評価素子が形成されており、検出の基準となる電流値又は抵抗値には、第２の検査用評価素子における電流値又は抵抗値を用いてもよい。

このようにすると、第１の検査用評価素子における縦方向又は横方向の位置の合わせずれ量の測定を、第２の検査用評価素子を基準として行うことができる。

本発明の半導体装置において、第１の露光でパターニングされる少なくとも１つのチップ領域の周縁部は、半導体基板からチップ領域を切り出す際のスクライブ領域であってもよい。

このようにすると、スクライブＴＥＧと同一の方法で測定することができる。

本発明に係る半導体装置の製造方法は、ウェハ状の半導体基板の主面に、複数のチップ領域を含む第１の露光領域を露光する工程（ａ）と、工程（ａ）よりも後に、半導体基板における第１の露光領域の周縁部の一部と重なるように、複数のチップ領域を含む第２の露光領域を露光する工程（ｂ）とを備え、第１の露光領域及び第２の露光領域との重なり領域は、半導体基板から複数のチップ領域を切り出す際の第１のスクライブ領域であり、第１のスクライブ領域には、工程（ａ）及び工程（ｂ）における縦方向又は横方向の互いの位置の合わせずれ量を電気的に測定する第１の検査用評価素子を形成する第１のパターンと第２のパターンとが形成され、第１のパターンは工程（ａ）により露光され、且つ、第２のパターンは工程（ｂ）により露光され、工程（ａ）及び工程（ｂ）のそれぞれにおいて、複数のチップ領域同士の間の領域である第２のスクライブ領域に、第１の検査用評価素子と同一のパターンを有する第２の検査用評価素子が形成されることを特徴とする。

本発明の半導体装置の製造方法によると、第１の露光領域の周縁部の一部である第１のスクライブ領域に形成された第１の検査用評価素子は、工程（ａ）の第１の露光によって形成される第１のパターンと、工程（ｂ）の第２の露光によって形成される第２のパターンとから形成されているため、同層のショット間における縦方向又は横方向の位置の合わせずれの測定が、半導体装置の製造工程中及び製造完了後の両方で可能となる。

本発明に係る半導体装置及びその製造方法によると、半導体ウェハ上における同層のショット間の位置の合わせずれ量を高精度で測定及び検出することができる。これにより、高精度な面内管理が可能となるため、工程ばらつきの削減及び課題の抽出が迅速に行えるので、半導体装置の歩留まりを向上することができる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。

図１（ａ）は本発明の第１の実施形態に係る、半導体ウェハ上にパターニングされた半導体装置の平面構成を模式的に示している。また、図１（ｂ）は本実施形態に係る半導体装置をパターン露光する際の１ショット分のレチクル（フォトマスク）の平面構成を模式的に示している。

まず、図１（ｂ）に示すように、１ショット露光領域１０をパターニングするレチクル１０Ａには、複数のチップ領域１が行列状に且つ互いに間隔をおいて配置されている。レチクル１０Ａにおけるチップ領域１同士の間の領域は、各チップ領域１を個片に切り出す際のダイシング用のスクライブ領域２となる。スクライブ領域２には、検査用の複数のスクライブＴＥＧ３が選択的に形成されている。なお、レチクル１０Ａは、複数でなく、１つのチップ領域１のみを有する構成であってもよい。

１ショット露光ごとに二重露光となる周縁部の一方の縦スクライブ領域４ａには、本発明の半導体装置である検査用評価素子（スクライブＴＥＧ）を構成する第１の配線パターン５ａが形成され、また、二重露光となる周縁部の他方の縦スクライブ領域４ｂには、本発明の半導体装置である検査用評価素子を構成する第２の配線パターン５ｂが形成されている。

同様に、二重露光される周縁部の上方の横スクライブ領域及び下方の横スクライブ領域 には、それぞれスクライブＴＥＧ６ａ、６ｂが形成されている。

図１（ａ）は、図１（ｂ）に示すレチクル１０Ａを用いて、１ショット露光ごとに半導体ウェハ上の露光位置を変えながら、周縁部の縦スクライブ領域４ａ、４ｂを二重露光して、二重露光領域４ａｂが形成されるように、所定の回数だけ露光を繰り返してパターニングされる様子を示している。ここでは、図面の都合上、横方向に露光位置を変えてパターニングされた２ショット露光分を示している。

図１（ａ）に示すように、二重露光領域４ａｂにおいて、同一のレチクル１０Ａを用いて１ショット露光ごとにパターン露光され且つ二重露光されることにより、縦方向又は横方向の位置の合わせずれ量を測定する検査用評価素子５ａｂが形成される。

ここで、スクライブＴＥＧである検査用評価素子５ａｂと接続される電極端子の配置構成は、レチクル１０Ａの内側にあるスクライブ領域２に配置されているスクライブＴＥＧ３と同一の配置構成である。これにより、スクライブＴＥＧ３と検査用評価素子５ａｂとは同時に測定が可能である。

検査用評価素子５ａｂは、例えば、パターニング及びドライエッチ工程の後に電気的に測定可能となる検査用評価素子であり、主にデバイス特性に影響を与える拡散層工程、ポリシリコンゲート工程及びメタル配線工程において用いられる。このため、拡散層、ポリシリコンゲート及びメタル配線によりレイアウトされた検査用評価素子である。

図２（ａ）は縦スクライブ領域４ａ、４ｂにそれぞれ配置される第１の配線パターン５ａ及び第２の配線パターン５ｂの一例を示している。

図２（ｂ）は図２（ａ）に示した各配線パターン５ａ、５ｂのうち、平面櫛形状の配線パターンを拡大して示している。図２（ｂ）に示すように、第１の配線パターン５ａは、第１の電極端子５ａ１と該第１の電極端子５ａ１と接続された第１の櫛形パターン５ａ２とから構成される。同様に、第２の配線パターン５ｂは、第２の電極端子５ｂ１と該第２の電極端子５ｂ１と接続された第２の櫛形パターン５ｂ２とから構成される。

このように、第１の電極端子５ａ１と第１の櫛形パターン５ａ２及び第２の電極端子５ｂ１と第２の櫛形パターン５ｂ２は、いずれも同層でレイアウトされる。さらに、第１の櫛形パターン５ａ２と第２の櫛形パターン５ｂ２とは、互いの櫛形状パターンにおける櫛の歯部分同士を交互に且つ間隔をおいて噛み合わせるように対向している。このため、例えば１層メタル配線の形成工程が終了した後の、半導体装置の製造工程中にも電気的な測定が可能となり、さらには、半導体装置の製造の完了後にも、製造工程中と同様の電気的な測定が可能となる。

また、前述したように、第１の電極端子５ａ１と第２の電極端子５ｂ１とは、スクライブＴＥＧ３に設けられた電極端子（図示せず）と同一のレイアウトであるため、検査用評価素子５ａｂは、スクライブＴＥＧ３と同時に測定が可能である。

図２（ｂ）に示した第１の櫛形パターン５ａ２と第２の櫛形パターン５ｂ２との配置の方向では、検査用評価素子５ａｂは縦方向の位置の合わせずれ量を電気的に確認することが可能である。従って、第１の櫛形パターン５ａ２と第２の櫛形パターン５ｂ２とをそれぞれ９０°回転させることにより、横方向の位置の合わせずれ量を電気的に確認することができる。なお、第１の電極端子５ａ１と第２の電極端子５ｂ１との各レイアウトは、櫛形パターン５ａ２、５ｂ２の配置の方向に拘わらず、スクライブＴＥＧ３を構成する電極端子と同一である。

以上説明したように、図１（ｂ）に示すレチクル１０Ａを用いた１ショット目の露光でパターニングされた第１の配線パターン５ａと、２ショット目の露光でパターニングされた第２の配線パターン５ｂとによって、検査用評価素子５ａｂが形成される。

第１の実施形態においては第１の櫛形パターン５ａ２と第２の櫛形パターン５ｂ２とは、製造プロセスのばらつきを考慮したレイアウト設計がなされている。例えば、検査用評価素子５ａｂにおいて、各櫛形パターン５ａ２、５ｂ２が噛み合っているそれぞれの櫛の歯の間隔は、そのずれ量が０の場合に互いに隣接する櫛の歯の間隔が等しくなる一条件のみで配置される。

具体的には、設計値通りで理想的な、位置合わせのずれ量が０の場合、又は製造プロセスのばらつきが規格内でパターニングされた場合には、第１の櫛形パターン５ａ２と第２の櫛形パターン５ｂ２とは互いに重なり合うことなく分離される。ところが、製造プロセスのばらつきが規格外にまで大きくなると、第１の櫛形パターン５ａ２と第２の櫛形パターン５ｂ２とは、互いに接触するか、又は櫛形パターン５ａ２、５ｂ２同士の間隔が製造プロセスで想定している以上に小さくなるため、正常なパターニングがなされていないことになる。

このように、実際の製造プロセスにおいては、レチクル１０Ａの位置の合わせずれが発生する場合が多く、この場合には、櫛形パターン５ａ２、５ｂ２同士の櫛の歯の間隔が等間隔とならないため、測定される電流値が理想値からずれ、ずれの程度に応じて電気抵抗が低下するという現象が起こる。すなわち、櫛形パターン５ａ２、５ｂ２同士が繋がると、第１の電極端子５ａ１と第２の電極端子５ｂ１との間に電圧を印加した際に、該第１の電極端子５ａ１と第２の電極端子５ｂ１との間に電流が流れ、電気抵抗が低下する。これにより、測定される電気抵抗値の大きさから、レチクル１０Ａの位置の合わせずれの程度を検出することができる。

また、第１の実施形態においては、位置の合わせずれ量が０となる理想的な状態の電流値又は抵抗値、すなわち、ずれの検出の基準となる電流値又は抵抗値を求めるには、二重露光されないスクライブ領域２又は二重露光されるスクライブ領域４ａ、４ｂ等に、１ショット露光によるパターニングのみで形成された、検査用評価素子５ａｂと同一のレイアウトを持つ基準値生成用の他の検査用評価素子を横方向と縦方向に配置しておく。この基準値生成用の検査用評価素子から得た電流値又は抵抗値を検査用評価素子５ａｂにおける電流値又は抵抗値の基準値とする。従って、検査用評価素子５ａｂから得られた電流値又は抵抗値と、基準値とを比較することにより、半導体ウェハ上での同層のレチクル１０Ａを用いたショット間の縦方向及び横方向の位置の合わせずれ量を電気的に確認することができる。

第１の実施形態によると、半導体ウェハ上での同層のレチクル１０Ａを用いた１ショットごとのパターニングで二重露光となるスクライブ領域４ａ、４ｂ等に、同層でのショット間の縦方向又は横方向の位置の合わせずれ量を電気的に測定可能な電極端子付き櫛形評価素子である検査用評価素子５ａｂを形成する。この検査用評価素子５ａｂは、位置の合わせずれ量が０の理想的な状態でパターニングされた場合に、１ショット目の露光による第１の櫛形パターン５ａ２と、２ショット目の露光による第２の櫛形パターン５ｂ２との櫛の歯同士の間隔が等しくなるようにレイアウトしておき、検査用評価素子５ａｂにおける電流値又は抵抗値を基準値と比較することにより、横方向又は縦方向の位置の合わせずれ量を容易に検出することができる。

その上、半導体ウェハにおける面内管理が可能となり、且つ製造工程中及び製造工程の完了後の双方で測定が可能となる。また、電極端子の構成及びレイアウトが従来のスクライブＴＥＧ３等と同一であるため、検査用評価素子５ａｂをスクライブＴＥＧ３と同時に測定することができる。その結果、製造プロセスへの迅速なフィードバックも可能となり、半導体装置の歩留りの向上に繋がる。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。

図３は本発明の第２の実施形態に係る半導体装置であって、図１（ｂ）に示すレチクル１０Ａの周縁部の、例えば縦スクライブ領域４ａ、４ｂに形成される検査用評価素子の平面構成を示している。

図３に示すように、第２の実施形態に係る検査用評価素子５ａｂは、１ショット目の露光によりパターニングされる第１の配線パターン５ａと、２ショット目の露光によりパターニングされる第２の配線パターン５ｂとから構成される。

本実施形態においては、第１の配線パターン５ａは、第１の電極端子５ａ１と第１の線状パターン５ａ３とから構成され、第２の配線パターン５ｂは、第２の電極端子５ｂ１と第２の線状パターン５ｂ３とから構成される。なお、ここでは第１の線状パターン５ａ３及び第２の線状パターン５ｂ３は直線状で且つ同一の幅を有するパターンとしているが、線幅が同一であれば、必ずしも直線状には限られない。

このように、第１の電極端子５ａ１と第１の線状パターン５ａ３及び第２の電極端子５ｂ１と第２の線状パターン５ｂ３は、いずれも同層でレイアウトされ、且つ線状パターン５ａ３、５ｂ３同士は互いに重なっている。このため、例えば１層メタル配線の形成工程が終了した後の、半導体装置の製造工程中にも電気的な測定が可能となり、さらには、半導体装置の製造の完了後にも、製造工程中と同様の電気的な測定が可能となる。

図３に示した第１の線状パターン５ａ３と第２の線状パターン５ｂ３との配置の方向では、検査用評価素子５ａｂは縦方向の位置の合わせずれ量を電気的に確認することが可能である。従って、第１の線状パターン５ａ３と第２の線状パターン５ｂ３とをそれぞれ９０°回転させることにより、横方向の位置の合わせずれ量を電気的に確認することができる。なお、第１の電極端子５ａ１と第２の電極端子５ｂ１との各レイアウトは、線状パターン５ａ３、５ｂ３の配置の方向に拘わらず、スクライブＴＥＧ３を構成する電極端子と同一である。

以上説明したように、図１（ｂ）に示すレチクル１０Ａを用いた１ショット目の露光でパターニングされた第１の配線パターン５ａと、２ショット目の露光でパターニングされた第２の配線パターン５ｂとによって、検査用評価素子５ａｂが形成される。

従って、設計値通りで理想的な、位置合わせのずれ量が０の場合、又は製造プロセスのばらつきが規格内でパターニングされた場合には、検査用評価素子５ａｂにより得られる電流値又は抵抗値の変化は、製造プロセスで想定される規格内である。ところが、半導体装置の製造プロセスのばらつきが規格外になると、第１の線状パターン５ａ３と第２の線状パターン５ｂ３とが互いにずれてパターニングされるか、さらには正常にパターニングされなくなる。すなわち、検査用評価素子５ａｂの配線幅が二重露光によって規格値の幅と異なるため、第１の電極端子５ａ１と第２の電極端子５ｂ１との間に電圧を印加すると、第１の電極端子５ａ１と第２の電極端子５ｂ１との間の電流値又は抵抗値に基準となる電流値又は抵抗値と差が生じる。

第２の実施形態においても、位置の合わせずれ量が０となる理想的な状態の電流値又は抵抗値、すなわち、ずれの検出の基準となる電流値又は抵抗値を求めるには、二重露光されないスクライブ領域２又は二重露光されるスクライブ領域４ａ、４ｂ等に、１ショット露光によるパターニングのみで形成された、検査用評価素子５ａｂと同一のレイアウトを持つ基準値生成用の他の検査用評価素子を横方向と縦方向とに配置しておく。この基準値生成用の検査用評価素子から得た電流値又は抵抗値を検査用評価素子５ａｂにおける電流値又は抵抗値の基準値とする。従って、検査用評価素子５ａｂから得られた電流値又は抵抗値と、基準値とを比較することにより、半導体ウェハ上での同層のレチクル１０Ａを用いたショット間の縦方向及び横方向の位置の合わせずれ量を電気的に確認することができる。

第２の実施形態によると、半導体ウェハ上での同層のレチクル１０Ａを用いた１ショットごとのパターニングで二重露光となるスクライブ領域４ａ、４ｂ等に、同層でのショット間の縦方向又は横方向の位置の合わせずれ量を電気的に測定可能な電極端子付き配線評価素子である検査用評価素子５ａｂを形成する。この検査用評価素子５ａｂは、位置の合わせずれ量が０の理想的な状態でパターニングされた場合に、１ショット目の露光による第１の線状パターン５ａ３と、２ショット目の露光による第２の線状パターン５ｂ３との線幅が二重露光前の線幅と等しくなるようにレイアウトしておき、検査用評価素子５ａｂにおける電流値又は抵抗値を基準値と比較することにより、横方向又は縦方向の位置の合わせずれ量を高精度に検出することができる。

その上、半導体ウェハにおける面内管理が可能となり、且つ製造工程中及び製造工程の完了後の双方で測定が可能となる。また、電極端子の構成及びレイアウトが従来のスクライブＴＥＧ３等と同一であるため、検査用評価素子５ａｂをスクライブＴＥＧ３と同時に測定することができる。その結果、製造プロセスへの迅速なフィードバックも可能となり、半導体装置の歩留りを向上することができる。

なお、第２の実施形態に係る検出用評価素子５ａｂと、第１の実施形態に係る検出用評価素子５ａｂとは適宜組み合わせて用いることができる。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。

図４は本発明の第３の実施形態に係る半導体装置であって、図１（ｂ）に示すレチクル１０Ａの周縁部の、例えば縦スクライブ領域４ａ、４ｂ、又は内側のスクライブ領域２に形成される検査用評価素子の平面構成を示している。

第３の実施形態に係る検査用評価素子は、上層と下層の位置合わせずれ量を確認するための評価素子の一例である。

図４に示すように、第３の実施形態に係る検査用評価素子は、例えば半導体ウェハのスクライブ領域２、４ａ等に形成された拡散領域７と、該拡散領域７の両端部にそれぞれ電気的に接続された電極端子８と、拡散領域７の上に形成される導電性を有するポリシリコンからなるゲート領域９とから構成されている。

下層のレチクルによりパターニングされる拡散領域７と、その上層のレチクルによりパターニングされる上層のゲート領域９とは、所定の重なり領域を持つようにレイアウトされている。従って、拡散領域７におけるゲート領域９との重ならない部分の幅寸法Ｗは、半導体ウェハ上でのマスク位置の合わせずれ量が０でない限りは、製造プロセスのばらつきによって変動する。このため、繰り返し露光されるショット間において、拡散領域７とその上のゲート領域９との重なり部分の面積が異なる。その結果、ショット間での拡散領域７ごとに得られる抵抗値に変化が生じるので、その得られた抵抗値によって拡散領域７とその上のゲート領域９との重ねずれ量を確認することが可能となる。

上述の第１及び第２の実施形態においては、半導体ウェハ上に同一のレチクル１０Ａを用いた同層のショット間における縦方向又は横方向の位置の合わせずれ量を測定することが可能である一方で、異なるレチクルによる上層と下層との位置の合わせずれ量を確認することはでなきない。これに対し、第３の実施形態においては、製造ばらつきの要因の影響を受けない安定した合わせずれの測定精度で上層のレチクルと下層のレチクルとの位置の合わせずれを検出することができる。このため、第３の実施形態を、第１又は第２の実施形態に係る位置の合わせずれ検出用の評価素子と適宜組み合わせることにより、位置の合わせずれ成分を明確に抽出することが可能となるので、半導体装置の歩留まりの向上を図ることができる。

なお、本発明の各実施形態を通して使用した二重露光という技術用語は、同一（同層）のレチクル１０Ａを用いて、同層におけるショット間の位置の合わせずれ量を確認する手法を意味している。従って、本発明に係る二重露光は、例えば設計密度が高い回路パターンを設計密度がより低い２つのパターンに分割する、一般にリソグラフィで呼ばれるダブルパターニング（又は二重露光と記載される）手法とは異なる。

本発明に係る半導体装置及びその製造方法は、半導体ウェハ上における同層のショット間の位置の合わせずれ量を高精度で測定及び検出することができ、特にパターン露光時のショット間の位置の合わせずれを評価する上で有用である。

（ａ）は本発明の第１の実施形態に係る、半導体ウェハ上にパターニングされた半導体装置を示す模式的な平面図である。（ｂ）は本発明の第１の実施形態に係る半導体装置の転写パターンが形成されたレチクル（フォトマスク）を示す模式的な平面図である。 （ａ）は本発明の第１の実施形態に係る半導体装置の構成要素であって、レチクルの周縁部のスクライブ領域に配置された配線パターンの一例を示す模式的な平面図である。（ｂ）は本発明の第１の実施形態に係る半導体装置であって、第１のショットと第２のショットによってパターニングされる様子を示す模式的な平面図である。 本発明の第２の実施形態に係る半導体装置であって、第１のショットと第２のショットによってパターニングされる様子を示す模式的な平面図である。 本発明の第３の実施形態に係る半導体装置であって、第１のショットと第２のショットによってパターニングされた模式的な平面図である。 第１の従来例に係るレジストパターニングの際の位置合わせ精度の測定手段を示す平面図及びＶ−Ｖ線における断面図である。 図５に示す第１の従来例に係る測定手段の問題点を説明するための平面図である。 第２の従来例に係る半導体装置の評価回路を示す平面図である。

符号の説明

１ チップ領域
２ スクライブ領域
３ スクライブＴＥＧ
４ａ 縦スクライブ領域
４ｂ 縦スクライブ領域
４ａｂ 二重露光領域
５ａ 第１の配線パターン
５ｂ 第２の配線パターン
５ａｂ 検査用評価素子
５ａ１ 第１の電極端子
５ａ２ 第１の櫛形パターン
５ａ３ 第１の線状パターン
５ｂ１ 第２の電極端子
５ｂ２ 第２の櫛形パターン
５ｂ３ 第２の線状パターン
６ａ スクライブＴＥＧ
６ｂ スクライブＴＥＧ
７ 拡散領域
８ 電極端子
９ ゲート領域
１０ １ショット露光領域
１０Ａ レチクル

Claims (10)

1. ウェハ状の半導体基板における第１の露光でパターニングされる少なくとも１つのチップ領域の周縁部に、第２の露光によって二重露光されてなり、前記第１の露光及び第２の露光による縦方向又は横方向の互いの位置の合わせずれ量を電気的に測定する第１の検査用評価素子を備え、
   前記第１の検査用評価素子は、前記第１の露光によって形成される第１のパターンと、前記第２の露光によって形成される第２のパターンとから形成されていることを特徴とする半導体装置。
2. 前記チップ領域は、複数であって、前記半導体基板における縦方向及び横方向の少なくとも一方向に互いに間隔をおいて行列状に配置され、
   前記複数のチップ領域の間には、第２の検査用評価素子が形成されており、
   前記第１の検査用評価素子の電極端子と、前記第２の検査用評価素子の電極端子とは同一の構成であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の検査用評価素子のパターンと、前記第２の検査用評価素子のパターンとは同一であることを特徴とする請求項２に記載の半導体装置。
4. 前記第１のパターンと前記第２のパターンとの接触の有無は、電流値又は抵抗値として電気的に検出され、
   前記検出の基準となる電流値又は抵抗値には、前記第２の検査用評価素子における電流値又は抵抗値が用いられることを特徴とする請求項３に記載の半導体装置。
5. 前記第１の検査用評価素子は、前記第１のパターン及び第２のパターンがそれぞれ櫛形状のパターンである櫛形状評価素子であり、
   前記第１のパターン及び第２のパターンは、互いの櫛形状のパターンにおける櫛の歯部分を交互に噛み合わせて対向しており、
   縦方向又は横方向の位置の合わせずれによって生じる前記第１のパターンと前記第２のパターンとの接触の有無が、電流値又は抵抗値として電気的に検出されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記第１の検査用評価素子は、配線の電気的特性を評価する配線評価素子であり、
   前記第１のパターンと前記第２のパターンとは同一であり、
   縦方向又は横方向の位置の合わせずれによって生じる前記第１のパターンと前記第２のパターン同士の重なり量が、電流値又は抵抗値として電気的に検出されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
7. 前記第１の検査用評価素子は、前記第１のパターンが拡散領域からなり、前記第２のパターンが前記拡散領域の上に形成される導体膜からなり、
   前記縦方向及び横方向の位置の合わせずれによって生じる前記第１のパターンと前記第２のパターン同士の重なり量が、電流値又は抵抗値として電気的に検出されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
8. 前記チップ領域は、複数であって、前記半導体基板における縦方向及び横方向の少なくとも一方向に互いに間隔をおいて行列状に配置され、
   前記複数のチップ領域の間には、第２の検査用評価素子が形成されており、
   前記検出の基準となる電流値又は抵抗値には、前記第２の検査用評価素子における電流値又は抵抗値が用いられることを特徴とする請求項６又は７に記載の半導体装置。
9. 前記第１の露光でパターニングされる少なくとも１つのチップ領域の周縁部は、前記半導体基板から前記チップ領域を切り出す際のスクライブ領域であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
10. ウェハ状の半導体基板の主面に、複数のチップ領域を含む第１の露光領域を露光する工程（ａ）と、
    前記工程（ａ）よりも後に、前記半導体基板における前記第１の露光領域の周縁部の一部と重なるように、複数のチップ領域を含む第２の露光領域を露光する工程（ｂ）とを備え、
    前記第１の露光領域及び第２の露光領域との重なり領域は、前記半導体基板から前記複数のチップ領域を切り出す際の第１のスクライブ領域であり、
    前記第１のスクライブ領域には、前記工程（ａ）及び工程（ｂ）における縦方向又は横方向の互いの位置の合わせずれ量を電気的に測定する第１の検査用評価素子を形成する第１のパターンと第２のパターンとが形成され、
    前記第１のパターンは前記工程（ａ）により露光され、且つ、前記第２のパターンは前記工程（ｂ）により露光され、
    前記工程（ａ）及び工程（ｂ）のそれぞれにおいて、前記複数のチップ領域同士の間の領域である第２のスクライブ領域に、前記第１の検査用評価素子と同一のパターンを有する第２の検査用評価素子が形成されることを特徴とする半導体装置の製造方法。

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