JPWO2006098023A1 - 半導体装置及びその製造方法 - Google Patents

Abstract

半導体集積回路が形成される回路領域内において、半導体基板（１１）の表面に素子分離絶縁膜を形成すると共に、モニタ領域（１）内において、特定の一方向に延びる５本の素子分離絶縁膜（１２ｍ）を一定の間隔で形成する。次に、回路領域内において、半導体基板（１１）上にゲート絶縁膜及びゲート電極を形成すると共に、モニタ領域（１）内において、素子分離絶縁膜（１２ｍ）と同じ方向に延びる５本のゲート絶縁膜（１３ｍ）及びゲート電極（１４ｍ）を、素子分離絶縁膜（１２ｍ）と同じ間隔で形成する。

Description

本発明は、不良が発生した場合の原因の特定が容易な半導体装置及びその製造方法に関する。

半導体装置を製造した後には、プロセス欠陥及び特性変動の検出並びにプロセス管理等を目的として、種々の素子の特性の検査を行っている。そして、この検査に当たっては、ＴＥＧ（Test Element Group）とよばれる検査用の回路及びパターン等が用いられる。ＴＥＧは、実際に動作する半導体集積回路内のトランジスタ、抵抗、コンデンサ及び配線等の素子の特性を反映しており、ＴＥＧの特性を測定することにより、半導体集積回路内の素子の特性を見積もることができる。

ＴＥＧは、通常、半導体集積回路内の素子と並行して半導体ウェハのチップ形成領域内又はスクライブライン内に形成される。即ち、素子用のパターン及びＴＥＧ用のパターンが形成されたレチクル（露光用マスク）を用いたフォトリソグラフィ技術等により形成される。図１０Ａ及び図１０Ｂは、従来のＴＥＧの配置を示す図である。

図１０Ａには、１ショットで１チップの転写を行う場合の例を示している。この例では、各チップ１０１の周辺部にパッド１０２が形成されると共に、４隅にＴＥＧ１０３が形成される。また、図１０Ｂには、１ショットで複数チップの転写を行う場合の例を示している。この例では、チップ１１１間のスクライブライン内にＴＥＧ１１３が形成される。

従来、このようなＴＥＧを用いたモニタ検査を行うことにより、製造後の半導体装置が正常に動作するか否かの判定を行っているのである。そして、何らかの不具合があった場合には、判定結果に基づいて製造工程の見直しが行われている。また、特許文献１〜４には、種々のＴＥＧ等の例が挙げられている。

しかしながら、従来のＴＥＧを用いたモニタ検査及びＰＴ試験（プローブテスト）の結果が良好であっても、時間の経過と共に動作不良を起こすことがある。このような場合に原因を究明するためには、半導体装置の断面を調査する必要がある。ところが、このような調査を行っても、原因を究明することができないことがある。このため、原因を特定することができず、対処方法が確立されず、長期にわたって問題を解決できない状態が続いてしまう。

特開昭６０−８３３４４号公報 特開昭６０−１０９２４０号公報 特開平１−２２５１３８号公報 特開２０００−３３２０７７号公報

本発明の目的は、高集積化を阻害することなく、不具合が生じた場合に容易にその原因を究明することができる半導体装置及びその製造方法を提供することにある。

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、従来のＴＥＧが形成された半導体装置には、次のような問題点があることを見出した。不良が発生した後に断面の観察を行っても、その断面に現れる部分はＴＥＧの一部であるため、十分な情報を得ることができない。また、層間に生じる位置ずれの量を見積もることもできない。更に、コンタクトホール等の平面形状が湾曲している部分を有する部分については、断面によって現れる部分の寸法が変動するため、幅や半径等を正確に見積もることができない。

更に、１ショットで複数チップの転写を行った場合には、ＴＥＧの近傍に位置するチップの情報はＴＥＧに反映されやすいが、ＴＥＧから離間したチップでは、ＴＥＧで異常が見つからないときでも、不具合が生じていることがある。例えば、転写の際に歪みが生じている場合、中央部では正確な転写が行われているにも拘わらず、周辺部では正確な転写が行われないことがある。全てのチップ近傍にＴＥＧを設ければ、この問題自体は解決可能であるが、チップ面積が増大してしまう。また、検査に要する時間が膨大になるという問題も生じてしまう。

本願発明者は、このような問題点に着目して、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置には、半導体集積回路が形成された回路領域と、夫々が前記半導体集積回路を構成する２以上の層と同時に形成された２以上のモニタ層を備えたモニタ領域とが設けられている。そして、前記モニタ層の各々は、互いに離間して配置された２以上の同一形状のモニタパターンを有する。

本発明に係る半導体装置の製造方法では、半導体基板を、回路領域とモニタ領域とに区画した上で、前記回路領域内に半導体集積回路を構成する第１の層を形成すると共に、前記モニタ領域内に第１のモニタ層を形成した後、前記第１の層の上又は上方に前記半導体集積回路を構成する第２の層を形成すると共に、前記第１のモニタ層の上又は上方に第２のモニタ層を形成する。但し、前記第１及び第２のモニタ層の各々には、互いに離間して配置された２以上の同一形状のモニタパターンを形成する。

図１は、本発明の実施形態に係る半導体装置のレイアウトを示す図である。 図２Ａは、本発明の実施形態に係る半導体装置を製造する方法を示す断面図である。 図２Ｂは、本発明の実施形態に係る半導体装置を製造する方法を示す平面図である。 図３Ａは、図２Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図３Ｂは、図２Ｂに引き続き、半導体装置を製造する方法を示す平面図である。 図４Ａは、図３Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｂは、図３Ｂに引き続き、半導体装置を製造する方法を示す平面図である。 図５Ａは、図４Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図５Ｂは、図４Ｂに引き続き、半導体装置を製造する方法を示す平面図である。 図６は、図５Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図７は、モニタ領域１の断面の解析方法を示す模式図である。 図８Ａは、識別標識の例を示す図である。 図８Ｂは、識別標識の他の例を示す図である。 図９は、コンタクトプラグの例を示す図である。 図１０Ａは、１ショットで１チップの転写を行う場合のＴＥＧの配置を示す図である。 図１０Ｂは、１ショットで複数チップの転写を行う場合のＴＥＧの配置を示す図である。 図１１Ａは、識別標識の更に他の例を示す図である。 図１１Ｂは、識別標識の更に他の例を示す図である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る半導体装置のレイアウトを示す図である。

本実施形態には、実際に動作する半導体集積回路が形成された回路領域２が設けられ、更に、回路領域２の周囲に複数個のパッド３が設けられている。パッド３は、半導体集積回路を構成する素子に接続されている。また、回路領域２とパッド３との間の４箇所に、モニタ領域１が設けられている。モニタ領域１は、例えば、矩形にダイシングされた半導体基板１１の各頂点と、平面形状が矩形の回路領域２の各頂点との間に設けられている。

次に、本発明の実施形態に係る半導体装置を製造する方法について説明する。ここでは、モニタ領域１の断面構造についても併せて説明する。図２Ａ乃至図５Ａ及び図６は、本発明の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。また、図２Ｂ乃至図５Ｂは、本発明の実施形態に係る半導体装置を製造する方法を工程順に示す平面図である。

先ず、図２Ａ及び図２Ｂに示すように、回路領域２内において、半導体基板１１の表面に素子分離絶縁膜１２を形成すると共に、モニタ領域１内において、半導体基板１１の表面に、例えば特定の一方向に延びる５本の素子分離絶縁膜１２ｍを一定の間隔で形成する。なお、素子分離絶縁膜１２ｍの間隔は、半導体装置を製造する際の最小設計ルールよりも大きくすることが好ましい。例えば、０．１８μｍの設計ルールで半導体装置を製造する場合には、素子分離絶縁膜１２ｍの間隔を０．２５μｍとすることが好ましい。

次に、図３Ａ及び図３Ｂに示すように、回路領域２内において、半導体基板１１上にゲート絶縁膜１３及びゲート電極１４を形成すると共に、モニタ領域１内において、半導体基板１１上に、素子分離絶縁膜１２ｍと同じ方向に延びる５本のゲート絶縁膜１３ｍ及びゲート電極１４ｍを、素子分離絶縁膜１２ｍと同じ間隔で形成する。ゲート絶縁膜１３ｍは、特に形成する必要はないが、ゲート電極１４ｍをゲート電極１４と並行して形成すると、形成されるものであり、敢えて除去する必要もない。また、ゲート電極１４ｍ及びゲート絶縁膜１３ｍを素子分離絶縁膜１２ｍと重なるように形成してもよい。これは、後述のように、モニタ領域２内に形成するパターンには、電気信号を導通させる必要がないからである。

次いで、図４Ａに示すように、回路領域２内において、半導体基板１１の表面に不純物拡散層１５を形成する。更に、回路領域２及びモニタ領域１内において、ゲート電極１４及び１４ｍの側方にサイドウォール１６を形成する。なお、ゲート電極１４ｍの側方にサイドウォール１６を形成しなくてもよい。また、不純物拡散層１５をサイドウォール１６の形成の前後にわたって形成してもよい。

その後、図４Ａ及び図４Ｂに示すように、全面に層間絶縁膜１７を形成する。続いて、回路領域２内において、層間絶縁膜１７にコンタクトホールを形成すると共に、モニタ領域１内において、層間絶縁膜１７に、素子分離絶縁膜１２ｍと同じ方向に延びる５本のコンタクト溝を、素子分離絶縁膜１２ｍと同じ間隔で形成する。そして、コンタクトホール及びコンタクト溝内に導電膜を埋め込むことにより、回路領域２内においてコンタクトプラグ１８を形成すると共に、モニタ領域１内においてコンタクトプラグ１８ｍを形成する。なお、コンタクト溝及びコンタクトプラグ１８ｍをゲート電極１４ｍと重ならないようにして形成してもよい。

次に、図５Ａに示すように、回路領域２内において、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタ１９を層間絶縁膜１７上に形成すると共に、モニタ領域１内において、素子分離絶縁膜１２ｍと同じ方向に延びる５本の強誘電体キャパシタ１９ｍを、素子分離絶縁膜１２ｍと同じ間隔で形成する。なお、強誘電体キャパシタ１９ｍをコンタクトプラグ１８ｍと重ならないように形成してもよい。また、図５Ａに示す回路領域２の断面図は、図２Ａ乃至図４Ａに示す断面図とは異なる領域を示している。

次いで、図５Ａ及び図５Ｂに示すように、全面に層間絶縁膜２０を形成する。その後、回路領域２内において、層間絶縁膜２０にビアホールを形成すると共に、モニタ領域１内において、層間絶縁膜２０に、素子分離絶縁膜１２ｍと同じ方向に延びる５本のビア溝を、素子分離絶縁膜１２ｍと同じ間隔で形成する。そして、ビアホール及びビア溝内に導電膜を埋め込むことにより、回路領域２内においてビアプラグ２１を形成すると共に、モニタ領域１内においてビアプラグ２１ｍを形成する。なお、ビア溝及びビアプラグ２１ｍを強誘電体キャパシタ１９ｍと重ならないようにして形成してもよい。

その後、回路領域２内において、層間絶縁膜２０上に、配線（図示せず）を形成すると共に、図６に示すように、モニタ領域１内において、素子分離絶縁膜１２ｍと同じ方向に延びる５本の配線２２ｍを、素子分離絶縁膜１２ｍと同じ間隔で形成する。続いて、層間絶縁膜２３を全面に形成する。次に、層間絶縁膜２３に、回路領域２内においてビアホールを形成し、モニタ領域１内において、素子分離絶縁膜１２ｍと同じ方向に延びる５本のビア溝を、素子分離絶縁膜１２ｍと同じ間隔で形成する。そして、これらのビアホール及びビア溝に導電膜を埋め込むことにより、回路領域２内においてビアプラグ（図示せず）を形成すると共に、図６に示すように、モニタ領域１内においてビアプラグ２４ｍを形成する。

更に、回路領域２内において、層間絶縁膜２３上に、配線（図示せず）を形成すると共に、図６に示すように、モニタ領域１内において、素子分離絶縁膜１２ｍと同じ方向に延びる５本の配線２５ｍを、素子分離絶縁膜１２ｍと同じ間隔で形成する。続いて、シリコン酸化膜２６、シリコン窒化膜２７及びポリイミド膜２８を全面に順次形成する。

なお、配線２２ｍ、ビアプラグ２４ｍ及び配線２５ｍを、それらの下層にある導電膜と重ならないように形成してもよい。

このように、本実施形態では、回路領域２内に形成する膜と並行して、モニタ領域１内にも同様の膜からなる５本の線状パターンを、同一の方向に延びるように、且つ同一の間隔で形成する。従って、製造後に不具合が生じた場合に、これらの線状パターンが延びる方向に直交する断面を観察すれば、回路領域２内に膜を形成した時に正確な露光が行われていたか否かを容易に把握することができる。また、重なり合う膜及び層間での意図しない位置ずれが生じていたか否かについても把握することができる。

更に、モニタ領域１は、断面観察のために形成されたものであり、ＴＥＧのように電気信号を流す必要はない。このため、ＴＥＧに必要とされるような引き回し配線及び専用のパッドを形成する必要もない。このため、半導体基板１１の４箇所に設けたとしても、チップ面積に与える影響は極めて小さい。

次に、モニタ領域１の断面の解析方法について説明する。図７は、モニタ領域１の断面の解析方法を示す模式図である。ここでは、配線２２ｍ、層間絶縁膜２３及びコンタクトプラグ２４ｍに関する解析について説明するが、他の部位についても同様の解析を行うことが可能である。

先ず、断面ＳＥＭ又はＴＥＭを用いて断面画像を取得した後、これらの電子顕微鏡のモニタ（又は画像データ）において、隣り合う配線２２ｍの重心間の距離Ｌ_１を求める。なお、距離Ｌ_１の単位は、例えばモニタ上でのピクセル数又は距離（ｎｍ）とする。このとき、５本の配線２２ｍのうち両端に位置するものについては、考慮しない。これは、露光の際の露光量及びフォーカスずれ並びにパターニングの際のマイクロローディング等の影響により、両端に位置するものの寸法はそれらの間に位置する３本の配線２２ｍの寸法とは異なるものになりやすいからである。なお、距離Ｌ_１の単位としてモニタ上でのピクセル数を採用する場合には、重心の座標を求め、これらの差を求めればよい。

そして、配線２２ｍの幅ｘ_１（ｎｍ）を求める場合には、先ず、例えば真中に位置する配線２２ｍのモニタ上での幅Ｌ_２を求める。幅Ｌ_２の単位は距離Ｌ_１の単位と一致させる。設計上の配線２２ｍの間隔は２５０ｎｍであるため、配線２２ｍの幅ｘ_１は、次の式から求められる。
Ｌ_１：２５０（ｎｍ）＝Ｌ_２：ｘ_１（ｎｍ）

コンタクトプラグ２４ｍの幅ｘ_２（ｎｍ）を求める場合には、先ず、例えば真中に位置するコンタクトプラグ２４ｍのモニタ上での幅Ｌ_３を求める。幅Ｌ_３の単位は距離Ｌ_１の単位と一致させる。そして、コンタクトプラグ２４ｍの幅ｘ_２は、次の式から求められる。
Ｌ_１：２５０（ｎｍ）＝Ｌ_３：ｘ_２（ｎｍ）

配線２２ｍとコンタクトプラグ２４ｍとのずれ量ｘ_３（ｎｍ）を求める場合には、先ず、例えば真中に位置する配線２２ｍ及びコンタクトプラグ２４ｍのモニタ上での重心間の距離Ｌ_４を求める。距離Ｌ_４の単位は距離Ｌ_１の単位と一致させる。そして、ずれ量ｘ_３は、次の式から求められる。
Ｌ_１：２５０（ｎｍ）＝Ｌ_４：ｘ_３（ｎｍ）

層間絶縁膜２３の厚さｘ_４（ｎｍ）を求める場合には、先ず、層間絶縁膜２３ｍのモニタ上での厚さＬ_５を求める。厚さｘ_４の単位は距離Ｌ_１の単位と一致させる。そして、層間絶縁膜２３ｍの厚さｘ_４は、次の式から求められる。
Ｌ_１：２５０（ｎｍ）＝Ｌ_５：ｘ_４（ｎｍ）

このようにして、配線２２ｍ、層間絶縁膜２３ｍ及びコンタクトプラグ２４ｍに関する情報を取得することができる。そして、設計上の値とこれらの値とを比較することにより、どの工程でどの程度の誤差が生じたのかを容易に把握することができる。他の部位についても、同一の断面写真を用いて同様の解析を行うことができる。

このように、本実施形態によれば、モニタ領域１内に、回路領域２の各層を形成する際の履歴が反映されるため、モニタ領域１の解析を行うことにより、配線欠陥、コンタクト不良、位置ずれ、層間絶縁膜の厚さ、配線の厚さ等を容易に検出することができる。また、モニタ領域１の占有面積は極めて小さいため、特に微細化が必要とされている半導体装置にもモニタ領域１を形成することができる。

なお、回路領域２に形成する半導体集積回路の配線等は、互いに直交する２方向のいずれかに延びることが多いため、モニタ領域１を２個以上設けた場合には、各モニタ領域１内では、配線等が延びる方向を一致させつつ、少なくとも２個のモニタ領域１間では、配線等が延びる方向を互いに異なるものにすること、例えば直交させることが好ましい。このような構造を採用することにより、互いに直交する２断面の解析が可能となる。

また、モニタ領域１の位置を表示する識別標識を、最表層であるポリイミド膜２８に形成しておくことが好ましい。この例を図８Ａ及び図８Ｂに示す。図８Ａ及び図８Ｂに示す識別標識は、同一の半導体装置に付されるものである。また、図８Ａに示す識別標識「ＰＲＰ Ｘ」が付されたモニタ領域１内で配線等が延びる方向と図８Ｂに示す識別標識「ＰＲＰ Ｙ」が付されたモニタ領域１内で配線等が延びる方向とは互いに直交している。このように配線等が延びる方向に応じて識別標識の種類を異ならせることにより、配線等が延びる方向を容易に把握することができる。なお、「ＰＲＰ」は「Production Record Pattern」を示すものであるが、識別標識の種類及び形状等は、図８Ａ及び図８Ｂに示すものに限定されない。

また、モニタ領域１の個数及び位置は、４個、４隅に限定されない。例えば、１個のモニタ領域１が回路領域２の中心部に設けられていてもよい。また、好ましい形態とはいえないが、１チップの４隅のうちの１つのみに設置してもよい。また、モニタ領域１には、回路領域２の全ての層に対応する層が形成されていることが好ましいが、一部の層が欠落していても構わない。

また、上述の実施形態では、コンタクトプラグを素子分離絶縁膜１２ｍと同一の方向に延びるものとしているが、回路領域２に形成するコンタクトプラグと同様に、平面形状を円状としてもよい。但し、この場合には、図９に示すように、５個のコンタクトプラグ３０の位置を、素子分離絶縁膜１２ｍ（図９に図示せず）及びゲート電極１３ｍが延びる方向に関してずらすことが好ましい。ずれが全くない場合には、全てのコンタクトプラグ３０の中心を通る断面のみにおいてコンタクトプラグ３０の直径を求めることが可能となり、コンタクトプラグ３０の中心を通らない断面ではコンタクトプラグ３０の直径を求めることができなくなる。一方、図９に示すように、ずれがある場合には、コンタクトプラグ３０の直径を求めることができる断面が５つになり、解析のマージンが広くなる。

更に、１個のモニタ領域内に、互いに直交する線状パターンを設けてもよい。例えば、識別標識として、図１１Ａ及び図１１Ｂに示すようなものを用い、その下に、当該識別標識と同様の線状パターンのモニタ層を設けてもよい。このような構造とすることにより、モニタ領域の数が１個でも、互いに直交する方向における情報を取得することができる。

なお、特許文献１には、ＴＥＧ用のパッドを微細なものとした上で、各チップの４隅にＴＥＧを設けることが記載されているが、ＴＥＧである以上、引き回し配線等が必要である。このため、４隅に設けることは高集積化を阻害することになる。また、層間での位置ずれ量及び層内でのデフォーカス等を検出することもできない。

また、特許文献２には、スルーホールと配線とのずれを検出するためのダミー素子を設けることが記載されているが、このダミー素子の解析を行ったとしても、層間での位置ずれ量及び層内でのデフォーカス等を検出することはできない。

また、特許文献３には、ＴＥＧの引き回し配線を複数のチップ間で共有させて、検査時間を短縮することが記載されているが、層間での位置ずれ量及び層内でのデフォーカス等を検出することはできない。

また、特許文献４には、配線間の短絡を高感度で検出することを目的として、パッドの外周にも配線を形成することが記載されているが、ＴＥＧを用いているため、高集積化が阻害される。また、層間での位置ずれ量及び層内でのデフォーカス等を検出することはできない。

以上詳述したように、本発明によれば、不具合が発生した場合でも、モニタパターンに回路領域内の層の形成履歴が反映されているため、この断面の解析を行うことにより、容易に原因を究明することができる。また、モニタ領域に電気信号を印加する必要はないため、パッド及び引き回し配線等が不要である。従って、モニタ領域によるチップ面積の増加は微々たるものである。

Claims (20)

1. 半導体集積回路が形成された回路領域と、
   夫々が前記半導体集積回路を構成する２以上の層と同時に形成された２以上のモニタ層を備えたモニタ領域と、
   を有し、
   前記モニタ層の各々は、互いに離間して配置された２以上の同一形状のモニタパターンを有することを特徴とする半導体装置。
2. 前記モニタ層の各々は、少なくとも５以上の同一形状のモニタパターンを有することを特徴とすることを特徴とする請求項１に記載の半導体装置。
3. 前記モニタ領域内に設けられた全てのモニタパターンは、互いに同一の方向に延びていることを特徴とする請求項１に記載の半導体装置。
4. 前記モニタ領域内に設けられた全てのモニタパターンは、互いに同一の方向に延びていることを特徴とする請求項２に記載の半導体装置。
5. 前記モニタ領域が２以上形成されており、
   ２個のモニタ領域の間で、前記モニタパターンが延びる方向が相違していることを特徴とする請求項４に記載の半導体装置。
6. 前記２個のモニタ領域の間で、前記モニタパターンが延びる方向が互いに直交していることを特徴とする請求項５に記載の半導体装置。
7. 前記５以上のモニタパターンは、互いに一定間隔で配置されていることを特徴とする請求項２に記載の半導体装置。
8. 前記５以上のモニタパターンは、互いに同一の方向に延びていることを特徴とする請求項７に記載の半導体装置。
9. 前記モニタ領域が２以上形成されており、
   ２個のモニタ領域の間で、前記モニタパターンが延びる方向が相違していることを特徴とする請求項８に記載の半導体装置。
10. 前記２個のモニタ領域の間で、前記モニタパターンが延びる方向が互いに直交していることを特徴とする請求項９に記載の半導体装置。
11. 前記モニタ領域の位置を示す識別標識を有することを特徴とする請求項１に記載の半導体装置。
12. 前記モニタ領域が２以上形成されており、
    前記モニタ領域の各々の位置を示す２以上の識別標識を有することを特徴とする請求項１に記載の半導体装置。
13. 前記モニタ領域内に設けられた全てのモニタパターンは、互いに同一の方向に延びており、
    少なくとも２個のモニタ領域の間で、前記モニタパターンが延びる方向が相違しており、
    前記識別標識は、前記モニタ領域の位置及び前記モニタパターンが延びる方向を示すことを特徴とする請求項１２に記載の半導体装置。
14. 前記モニタ層は、前記半導体集積回路を構成する全ての層に対応して形成されていることを特徴とする請求項１に記載の半導体装置。
15. 前記モニタ領域が４隅に形成されていることを特徴とする請求項１に記載の半導体装置。
16. 前記モニタ領域が前記回路領域の中心部にも形成されていることを特徴とする請求項１５に記載の半導体装置。
17. 半導体基板を、回路領域とモニタ領域とに区画した上で、前記回路領域内に半導体集積回路を構成する第１の層を形成すると共に、前記モニタ領域内に第１のモニタ層を形成する工程と、
    前記第１の層の上又は上方に前記半導体集積回路を構成する第２の層を形成すると共に、前記第１のモニタ層の上又は上方に第２のモニタ層を形成する工程と、
    を有し、
    前記第１及び第２のモニタ層の各々に、互いに離間して配置された２以上の同一形状のモニタパターンを形成することを特徴とする半導体装置の製造方法。
18. 前記モニタ層の各々に、少なくとも５以上の同一形状のモニタパターンを形成することを特徴とすることを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 前記モニタ領域内に形成する全てのモニタパターンを、互いに同一の方向に延びるものとすることを特徴とする請求項１８に記載の半導体装置の製造方法。
20. 前記モニタ領域を２以上設け、
    ２個のモニタ領域の間で、前記モニタパターンが延びる方向を互いに直交するものとすることを特徴とする請求項１９に記載の半導体装置の製造方法。
    

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