JP2006269478A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＦＩＢを行わなくても半導体素子の特性の検査ができるようにする。
【解決手段】 本発明に係る半導体装置は、半導体基板１のアクティブセル１０ａ内に形成された半導体素子と、アクティブセル１０ａの周辺部に位置するダミーエリア１０ｂに形成された、前記半導体素子のダミー素子と、前記半導体素子上及び前記ダミー素子上に形成された絶縁膜２０と、前記半導体素子上に位置する絶縁膜２０に形成され、第１のレイアウトで配置された接続孔２０ａ，２０ｂと、前記ダミー素子上に位置する絶縁膜２０に形成され、第２のレイアウトで配置されたダミー接続孔２０ｄ，２０ｅ，２０ｆと、絶縁膜２０上に形成され、接続孔２０ａ，２０ｂを介して前記半導体素子に接続する配線２２ａ，２２ｂと、絶縁膜２０上に形成され、ダミー接続孔２０ｄ，２０ｅ，２０ｆを介して前記ダミー素子に接続する電極２２ｄ，２２ｅ，２２ｆとを具備する。
【選択図】 図３

Description

本発明は、半導体装置及びその製造方法に関する。特に本発明は、ＦＩＢ(Focused IonBeam)による微細加工を行わなくても半導体素子の不良解析を行うことができる半導体装置及びその製造方法に関する。

図８（Ａ）は、従来の半導体装置の構造を説明する為の断面図である。本図に示す半導体装置は、第１のトランジスタ１００ａと第２のトランジスタ１００ｂとを有する。第１のトランジスタ１００ａのドレイン１０７ｃは、第２のトランジスタ１００ｂのソースとしても機能する。

第１のトランジスタ１００ａ及び第２のトランジスタ１００ｂそれぞれ上には、第１の層間絶縁膜１０８及び第２の層間絶縁膜１１１が積層されている。第１の層間絶縁膜１０８には、タングステンプラグ１０９ａ，１０９ｂそれぞれが埋め込まれている。タングステンプラグ１０９ａは、第１の層間絶縁膜１０８上に形成されたＡｌ合金配線１１０ａと第１のトランジスタのソース１０７ａとを接続しており、タングステンプラグ１０９ｂは、第１の層間絶縁膜１０８上に形成されたＡｌ合金配線１１０ｂと第２のトランジスタのドレイン１０７ｂとを接続している。
第２の層間絶縁膜１１１上には、Ａｌ合金パッド１１２及びパッシベーション膜１１３が形成されている。

図８（Ｂ）は、図８（Ａ）の構造を有する半導体装置において、不良解析として、第１のトランジスタ１００ａの特性及び第２のトランジスタ１００ｂの特性それぞれを測定する方法を説明する為の断面図である。第１のトランジスタ１００ａの特性及び第２のトランジスタ１００ｂの特性それぞれを測定するためには、まず、パッシベーション膜１１３、Ａｌ合金パッド１１２、及び第２の層間絶縁膜１１１を研磨除去し、Ａｌ合金配線１１０ａ，１１０ｂそれぞれを露出させる。

次いで、ＦＩＢを用いて、第２の層間絶縁膜１１１の残膜及び第１の層間絶縁膜１０８に、ドレイン１０７ｃ上に位置する接続孔を形成し、この接続孔にタングステンプラグ１０９ｃを埋め込む。次いで、第２の層間絶縁膜１１１の残膜上に、Ａｌ合金配線１１０ａ，１１０ｂそれぞれに接続する電極１１４ａ，１１４ｂを形成するとともに、タングステンプラグ１０９ｃに接続する電極１１４ｃを形成する。

その後、電極１１４ａ，１１４ｃそれぞれに検査用の端子（図示せず）が接続されることにより、第１のトランジスタ１００ａの特性が測定され、電極１１４ｂ，１１４ｃそれぞれに端子が接続されることにより、第２のトランジスタ１００ｂの特性が測定される。電極１１４ａ，１１４ｂ，１１４ｃそれぞれは、端子を接触させやすくするために、Ａｌ合金配線１１０ａ，１１０ｂより大きく形成されている（特許文献１参照）。
特開平５−６７６３３号公報（図３及び第１３段落）

上記した方法では、半導体装置の不良解析を測定するためには、ＦＩＢを用いた微細加工を行う必要がある。このため、トランジスタ等の半導体素子にダメージが加わる可能性、及び半導体素子の特性が劣化する可能性（例えば寄生的な容量や抵抗が付加される可能性）があった。

本発明は上記のような事情を考慮してなされたものであり、その目的は、ＦＩＢによる微細加工を行わなくても半導体素子の不良解析を行うことができる半導体装置及びその製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置は、半導体基板のアクティブセル内に形成された半導体素子と、
前記アクティブセルの周辺部に位置するダミーエリアに形成された、前記半導体素子のダミー素子と、
前記半導体素子上及び前記ダミー素子上に形成された絶縁膜と、
前記半導体素子上に位置する前記絶縁膜に形成され、第１のレイアウトで配置された接続孔と、
前記ダミー素子上に位置する前記絶縁膜に形成され、前記第1のレイアウトとは異なる第２のレイアウトで配置されたダミー接続孔と、
前記絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
前記絶縁膜上に形成され、前記ダミー接続孔を介して前記ダミー素子に接続する電極とを具備する。

この半導体装置によれば、前記絶縁膜に形成された前記ダミー接続孔のレイアウトは、前記絶縁膜に形成された前記接続孔のレイアウトとは異なる。このため、前記ダミー素子に対しては、前記半導体素子とは異なる部分の検査を行うことができる。従って、前記ダミー半導体素子を、前記半導体素子の代わりに検査することにより、ＦＩＢによる微細加工を行う必要がなくなる。

前記半導体素子は、第１のトランジスタと、前記第１のトランジスタのドレインがソースである第２のトランジスタとを具備し、
前記ダミー素子は、第１のダミートランジスタと、前記第１のダミートランジスタのドレインがソースである第２のダミートランジスタとを具備し、
前記接続孔は、前記第１のトランジスタのソース上、及び前記第２のトランジスタのドレイン上に形成され、
前記ダミー接続孔は、前記第１のダミートランジスタのソース及びドレインそれぞれ上、並びに前記第２のダミートランジスタのドレイン上に形成されてもよい。

この場合、前記第１のトランジスタ又は第２のトランジスタの特性それぞれを、独立して検査することができない。しかし、前記第１のダミートランジスタのソース及びドレインそれぞれに接続する前記電極に、前記検査用の端子を接続することにより、ＦＩＢによる微細加工を行わなくても、前記第１のダミートランジスタの特性を、前記第１のトランジスタの特性の代わりとして検査することができる。また。同様に、前記第１のダミートランジスタのドレイン及び前記第２のダミートランジスタのドレインそれぞれに接続する前記電極に、前記検査用の端子を接続することにより、ＦＩＢによる微細加工を行わなくても、前記第２のダミートランジスタの特性を、前記第２のトランジスタの特性の代わりとして検査することができる。

前記半導体素子はトランジスタを具備し、
前記ダミー素子はダミートランジスタを具備し、
前記接続孔は、前記トランジスタのソース及びドレインとなる２つの不純物領域それぞれ上に形成され、
前記ダミー接続孔は、前記ダミートランジスタのソース又はドレインとなるダミー不純物領域上に、２つ互いに離間して形成されていてもよい。

このようにすると、ＦＩＢによる微細加工を行わなくても、前記ダミー不純物領域の特性を、前記不純物領域の特性の代わりとして検査することができる。

前記半導体素子はトランジスタを具備し、
前記ダミー素子はダミートランジスタを具備し、
前記接続孔は、前記トランジスタのゲート電極上に形成され、
前記ダミー接続孔は、前記ダミートランジスタのダミーゲート電極上に、２つ互いに離間して形成されていてもよい。

このようにすると、ＦＩＢによる微細加工を行わなくても、前記ダミーゲート電極の特性を、前記ゲート電極の特性の代わりとして検査することができる。

なお、前記電極は、前記配線より幅が広いのが好ましい。

本発明に係る他の半導体装置は、半導体基板のアクティブセル内に形成された半導体素子と、
前記アクティブセルの周辺部に位置するダミーエリアに形成された第１導電型のウェルと、
前記ウェル内に形成された第２導電型の不純物領域と、
前記半導体素子上、前記第１導電型のウェル上、及び前記不純物領域上それぞれに形成された絶縁膜と、
前記絶縁膜に形成され、前記半導体素子上に位置する接続孔と、
前記第１導電型のウェル上、及び前記不純物領域上それぞれに位置するダミー接続孔と、
前記絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
前記絶縁膜上に形成され、前記ダミー接続孔を介して前記ウェル及び前記不純物領域それぞれに接続する複数の電極とを具備する。

この半導体装置によれば、前記ダミー接続孔を形成するときにマスクずれが生じた場合、前記不純物領域上に位置すべき前記第２の接続孔は、前記ウェル上に位置する。この場合、前記複数の電極が、前記ウェルを介して導通する。このため、ＦＩＢによる微細加工を行わなくても、前記ダミー接続孔を形成するときのマスクずれを、前記接続孔を形成するときのマスクずれの代わりとして検出することができる。

前記不純物領域は、前記ウェル内に複数互いに離間して配置されており、前記ダミー接続孔は、前記複数の不純物領域上それぞれに形成されており、前記複数の不純物領域上それぞれに位置する前記ダミー接続孔は、前記ウェルからの距離が互いに異なる位置に配置されているのが好ましい。このようにすると、いずれの電極間で導通が生じているかを調べることにより、前記ダミー接続孔を形成するときのマスクずれを細かく検査することができる。

本発明に係る半導体装置の製造方法は、半導体基板のアクティブセル内に半導体素子を形成するとともに、前記アクティブセルの周辺部に位置するダミーエリアに、前記半導体素子のダミー素子を形成する工程と、
前記半導体素子上及び前記ダミー素子上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記半導体素子上に位置し、第１のレイアウトで配置された接続孔を形成するとともに、前記ダミー素子上に位置し、前記第1のレイアウトとは異なる第２のレイアウトで配置されたダミー接続孔を形成する工程と、
前記第１の絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線を形成するとともに、前記ダミー接続孔を介して前記ダミー素子に接続する電極を形成する工程とを具備する。

前記配線及び前記電極を形成する工程の後に、
前記第１の絶縁膜上、前記配線上、及び前記電極上に、第２の絶縁膜を形成する工程と、
前記電極上に位置する前記第２の絶縁膜を除去する工程と、
前記電極に信号を入力して前記ダミー素子の特性を調べる工程と、
前記ダミー素子の特性に基づいて、前記半導体素子及び前記ダミー素子の形成条件を調整する工程とを具備してもよい。

本発明に係る他の半導体装置の製造方法は、半導体基板のアクティブセル内に半導体素子を形成するとともに、前記アクティブセルの周辺部に位置するダミーエリアに、第１導電型のウェル、及び前記ウェル内に位置する第２導電型の不純物領域を形成する工程と、
前記半導体素子上、前記第１導電型のウェル上、及び前記不純物領域上それぞれに第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記半導体素子上に位置する接続孔、並びに、前記第１導電型のウェル上及び前記不純物領域上それぞれに位置するダミー接続孔を形成する工程と、
前記第１の絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線、及び、前記ダミー接続孔を介して前記ウェル及び前記不純物領域それぞれに接続する複数の電極を形成する工程とを具備する。

この半導体装置の製造方法において、前記配線及び前記電極を形成する工程の後に、
前記第１の絶縁膜上、前記配線上、及び前記電極上に、第２の絶縁膜を形成する工程と、
前記電極上に位置する前記第２の絶縁膜を除去する工程と、
前記電極に信号を入力して前記ウェルと前記不純物領域相互間の抵抗を調べる工程と、
測定された抵抗値に基づいて、前記接続孔及び前記ダミー接続孔の形成条件を調整する工程とを具備してもよい。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１は、第１の実施形態に係る半導体装置の平面図である。この半導体装置は、アクティブセル１０ａと、アクティブセル１０ａの周囲に位置するダミーエリア１０ｂとを有している。アクティブセル１０ａには複数のトランジスタが形成されており、ダミーエリア１０ｂには複数のダミートランジスタが形成されている。ダミートランジスタは、アクティブセル１０ａのトランジスタと同一の構造を有しているが、層間絶縁膜上に形成された電極と接続している部分が、アクティブセル１０ａのトランジスタより多い。このため、ダミートランジスタに対しては、アクティブセル１０ａのトランジスタと比べて電気的特性を細かく検査することができる。

図２（Ａ），（Ｂ）及び図３の各図は、トランジスタ及びダミートランジスタの製造方法、並びにダミートランジスタの電気的特性の検査方法を説明する為の断面図である。図２（Ｃ）は、図２（Ｂ）の状態における半導体装置の平面図である。

まず、図２（Ａ）に示すように、アクティブセル１０ａ及びダミーエリア１０ｂそれぞれに位置するシリコン基板１に、第１導電型のウェル４０ａ，４０ｂそれぞれを形成する。次いで、アクティブセル１０ａ及びダミーエリア１０ｂそれぞれに位置するシリコン基板１に溝を形成し、これら溝に素子分離膜２を埋め込む。なお、素子分離膜２はＬＯＣＯＳ法により形成されてもよい。

次いで、シリコン基板１を熱酸化する。これにより、アクティブセル１０ａに位置するシリコン基板１には、第１のトランジスタのゲート絶縁膜３ａ、及び第２のトランジスタのゲート絶縁膜３ｂそれぞれが形成される。また、ダミーエリア１０ｂに位置するシリコン基板１には、第１のダミートランジスタのゲート絶縁膜１３ａ、及び第２のダミートランジスタのゲート絶縁膜１３ｂそれぞれが形成される。

次いで、アクティブセル１０ａ及びダミーエリア１０ｂを含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、レジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート絶縁膜３ａ上には第１のトランジスタのゲート電極４ａが形成され、ゲート絶縁膜３ｂ上には第２のトランジスタのゲート電極４ｂが形成される。また、ゲート絶縁膜１３ａ上には第１のダミートランジスタのゲート電極１４ａが形成され、ゲート絶縁膜１３ｂ上には第２のダミートランジスタのゲート電極１４ｂが形成される。その後、レジストパターンを除去する。

次いで、ゲート電極４ａ，４ｂ，１４ａ，１４ｂ及び素子分離膜２をマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、アクティブセル１０ａに位置するシリコン基板１には、第１のトランジスタの低濃度不純物領域６ａ、及び第２のトランジスタの低濃度不純物領域６ｂそれぞれが形成される。また、ダミーエリア１０ｂに位置するシリコン基板１には、第１のダミートランジスタの低濃度不純物領域１６ａ、及び第２のトランジスタの低濃度不純物領域１６ｂが形成される。

次いで、ゲート電極４ａ，４ｂ，１４ａ，１４ｂを含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａ，４ｂ，１４ａ，１４ｂそれぞれの側壁には、サイドウォール５ａ，５ｂ，１５ａ、１５ｂが形成される。

次いで、サイドウォール５ａ，５ｂ，１５ａ、１５ｂ、ゲート電極４ａ，４ｂ，１４ａ，１４ｂ、及び素子分離膜２をマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、アクティブセル１０ａに位置するシリコン基板１には、第１のトランジスタのソース及びドレインとなる不純物領域７ａ、７ｂ、及び第２のトランジスタのドレインとなる不純物領域７ｃが形成される。また、ダミーエリア１０ｂに位置するシリコン基板１には、第１のダミートランジスタのソース及びドレインとなる不純物領域１７ａ，１７ｂ、及び第２のダミートランジスタのドレインとなる不純物領域１７ｃが形成される。
なお、第１のトランジスタの不純物領域７ｂは、第２のトランジスタのソースも兼ねている。また、第１のダミートランジスタの不純物領域１７ｂは、第２のダミートランジスタのソースとしても機能する。

このようにして、アクティブセル１０ａには第１のトランジスタ及び第２のトランジスタが形成され、ダミーエリア１０ｂには第１のダミートランジスタ及び第２のダミートランジスタが形成される。

次いで、図２（Ｂ）に示すように、アクティブセル１０ａ及びダミーエリア１０ｂを含む全面上に、第１の層間絶縁膜２０をＣＶＤ法により形成する。次いで、第１の層間絶縁膜２０上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を、レチクルを用いて露光及び現像する。これにより、第１の層間絶縁膜２０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、第１の層間絶縁膜２０をエッチングする。これにより、アクティブセル１０ａに位置する第１の層間絶縁膜２０には、第１のトランジスタの不純物領域７ａ上に位置する接続孔２０ａ、及び第２のトランジスタの不純物領域７ｃ上に位置する接続孔２０ｂが形成される。また、ダミーエリア１０ｂに位置する第１の層間絶縁膜２０には、第１のダミートランジスタの不純物領域１７ａ，１７ｂ上に位置する接続孔２０ｄ，２０ｅ、及び第２のダミートランジスタの不純物領域１７ｃ上に位置する接続孔２０ｆが形成される。
その後、レジストパターンを除去する。

次いで、上記した接続孔それぞれの中、及び第１の層間絶縁膜２０上に、タングステン膜をＣＶＤ法により形成する。次いで、第１の層間絶縁膜２０上に位置するタングステン膜をＣＭＰ法により研磨除去する。これにより、接続孔２０ａ，２０ｂ，２０ｄ，２０ｅ，２０ｆそれぞれの中には、タングステンプラグ２１ａ，２１ｂ，２１ｄ，２１ｅ，２１ｆが形成される。

次いで、上記したタングステンプラグそれぞれの上、及び第１の層間絶縁膜２０上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、Ａｌ合金膜をエッチングする。これにより、アクティブセル１０ａに位置する第１の層間絶縁膜２０上には、Ａｌ合金配線２２ａ，２２ｂが形成され、ダミーエリア１０ｂに位置する第１の層間絶縁膜２０上には、Ａｌ合金パッド２２ｄ，２２ｅ，２２ｆが形成される。Ａｌ合金配線２２ａ，２２ｂは、それぞれタングステンプラグ２１ａ，２１ｂに接続し、Ａｌ合金パッド２２ｄ，２２ｅ，２２ｆは、それぞれタングステンプラグ２１ｄ，２１ｅ，２１ｆに接続する。

図２（Ｃ）に示すように、ダミーエリア１０ｂに位置する第１の層間絶縁膜２０上には他の配線等が形成されないため、Ａｌ合金パッド２２ｄ，２２ｅ，２２ｆそれぞれを十分に大きくすることができる（例えばＡｌ合金配線２２ａの幅より大きくする）。このため、後述する検査工程において、Ａｌ合金パッド２２ｄ，２２ｅ，２２ｆそれぞれに対して、検査用の端子５０を容易に接続することができる。

次いで、図３（Ａ）に示すように、第１の層間絶縁膜２０上、Ａｌ合金配線２２ａ，２２ｂそれぞれ上、及びＡｌ合金パッド２２ｄ，２２ｅ，２２ｆそれぞれ上に、第２の層間絶縁膜２３をＣＶＤ法により形成する。次いで、アクティブセル１０ａに位置する第２の層間絶縁膜２３に、Ａｌ合金配線２２ａ，２２ｂそれぞれ上に位置する接続孔２３ａ，２３ｂを形成するとともに、ダミーエリア１０ｂに位置する第２の層間絶縁膜２３に、Ａｌ合金パッド２２ｄ，２２ｆ上に位置する接続孔２３ｄ，２３ｆを形成する。これら接続孔の形成方法は、第１の層間絶縁膜２０に接続孔を形成する方法と同一である。

次いで、接続孔２３ａ，２３ｂ，２３ｄ，２３ｆそれぞれの中にタングステンプラグ２４ａ，２４ｂ，２４ｄ，２４ｆを埋め込む。これら接続孔にタングステンプラグを埋め込む方法は、第１の層間絶縁膜２０の接続孔にタングステンプラグを埋め込む方法と同一である。

次いで、第２の層間絶縁膜２３上及びタングステンプラグ２４ａ，２４ｂ，２４ｄ，２４ｆそれぞれ上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、第２の層間絶縁膜２３上には、タングステンプラグ２４ａ，２４ｂ，２４ｄ，２４ｆそれぞれに接続するＡｌ合金パッド２５ａ，２５ｂ，２５ｄ，２５ｆが形成される。その後、レジストパターンを除去する。

次いで、第２の層間絶縁膜２３上及びＡｌ合金パッド上に、酸化シリコン膜及び窒化シリコン膜をこの順に積層したパッシベーション膜２６を形成する。次いで、パッシベーション膜２６上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、パッシベーション膜２６上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてパッシベーション膜２６をエッチングする。これにより、パッシベーション膜２６には、Ａｌ合金パッド２５ａ，２５ｂ，２５ｄ，２５ｆそれぞれ上に位置する開口部が形成される。その後、レジストパターンを除去する。

このようにして形成される半導体装置は、アクティブセル１０ａに第１のトランジスタ及び第２のトランジスタを有している。第１のトランジスタのドレインとなる不純物領域７ｂは、第２のトランジスタのソースを兼ねている。そして、不純物領域７ｂ上にはタングステンプラグ及び電極が形成されていない。このため、第１のトランジスタの特性と第２のトランジスタの特性を独立して検査することができない。

一方、半導体装置に不具合が生じたときなど、第１のトランジスタの特性と第２のトランジスタの特性を、独立して検査したい場合がある。このような場合、以下のようにして、ダミーエリア１０ｂに形成された第１のダミートランジスタの特性及び第２のダミートランジスタの特性それぞれを検査する。

すなわち、図３（Ｂ）に示すように、研磨装置を用いて、パッシベーション膜２６、Ａｌ合金パッド２５ａ，２５ｂ，２５ｄ，２５ｆ、タングステンプラグ２４ａ，２４ｂ，２４ｄ，２４ｆ、及び第２の層間絶縁膜２３を除去し、Ａｌ合金パッド２２ｄ，２２ｅ，２２ｆを露出させる。次いで、Ａｌ合金パッド２２ｄ，２２ｅそれぞれに検査用の端子５０を接続し、信号を入力することにより、第１のダミートランジスタの特性を検査する。また、Ａｌ合金パッド２２ｅ，２２ｆそれぞれに検査用の端子５０を接続し、信号を入力することにより、第２のダミートランジスタの特性を検査する。

そして、第１のダミートランジスタの特性、又は第２のダミートランジスタの特性が規定の範囲外であった場合、第１のトランジスタ又は第２のトランジスタの特性も規定の範囲外であると判断し、第１のトランジスタ及び第２のトランジスタの製造条件を調整する。

なお、特定の第１のトランジスタ及び第２のトランジスタの特性を検査したい場合、この第１のトランジスタ及び第２のトランジスタに最も近い位置にある第１のダミートランジスタ及び第２のダミートランジスタを、図３（Ｂ）に示した方法で検査するのが好ましい。

以上、第１の実施形態によれば、アクティブセル１０ａには、第１のトランジスタと第２のトランジスタが形成されている。第１のトランジスタのドレインとなる不純物領域７ｂは、第２のトランジスタのソースを兼ねているが、不純物領域７ｂ上にはタングステンプラグが形成されていない。このため、第１のトランジスタの特性と第２のトランジスタの特性は、独立して検査することができない。

しかし、アクティブセル１０ａの周囲に位置するダミーエリア１０ｂには、アクティブセル１０ａに位置するトランジスタと同一の構造を有するダミートランジスタが形成されている。そして、ダミートランジスタの不純物領域１７ａ，１７ｂ，１７ｃそれぞれ上には、タングステンプラグ及びこれに接続するＡｌ合金パッドが形成されている。このため、ＦＩＢを用いた微細加工を行わなくても、第１のダミートランジスタの特性及び第２のダミートランジスタの特性それぞれを、独立して測定することにより、第１のトランジスタの特性及び第２のトランジスタの特性が、規定の範囲内であるか否かを推定することができる。

また、ダミートランジスタに接続するＡｌ合金パッド２２ｄ，２２ｅ，２２ｆそれぞれの幅が、トランジスタに接続するＡｌ合金配線２２ａ，２２ｂそれぞれの幅より広いため、検査用の端子を容易にＡｌ合金パッド２２ｄ，２２ｅ，２２ｆに接続することができる。

図４の各図は、第２の実施形態に係る半導体装置の製造方法及び構造を説明する為の断面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図４（Ａ）に示すように、シリコン基板１にウェル４０ａ，４０ｂを形成した後、素子分離膜２を埋め込む。次いで、ゲート絶縁膜３ａ，３ｂ，１３ａ，１３ｂ、ゲート電極４ａ，４ｂ，１４ａ，１４ｂ、サイドウォール５ａ，５ｂ，１５ａ，１５ｂ、低濃度不純物領域６ａ，６ｂ，１６ａ，１６ｂ、不純物領域７ａ，７ｂ，７ｃ，１７ａ，１７ｂ，１７ｃ、及び第１の層間絶縁膜２０を形成する。これらの形成方法は、第１の実施形態と同一である。ただし、不純物領域１７ｃは第１の実施形態と比べて広く形成される。

次いで、第１の層間絶縁膜２０に接続孔２０ａ，２０ｂ，２０ｄ，２０ｆ，２０ｇを形成する。接続孔２０ｆ，２０ｇそれぞれは、不純物領域１７ｃ上に位置しており、互いに離間している。なお、これら接続孔の形成方法は、第１の実施形態において第１の層間絶縁膜２０に接続孔を形成する方法と同一である。

次いで、接続孔２０ａ，２０ｂ，２０ｄ，２０ｆ，２０ｇそれぞれに、タングステンプラグ２１ａ，２１ｂ，２１ｄ，２１ｆ，２１ｇを埋め込む。これらタングステンプラグの埋め込み方法は、第１の実施形態において、第１の層間絶縁膜２０の接続孔にタングステンプラグを埋め込む方法と同一である。

次いで、第１の層間絶縁膜２０上に、Ａｌ合金配線２２ａ，２２ｂを形成するとともに、Ａｌ合金パッド２２ｄ，２２ｆ，２２ｇを形成する。Ａｌ合金配線２２ａ，２２ｂは、それぞれタングステンプラグ２１ａ，２１ｂに接続し、Ａｌ合金パッド２２ｄ，２２ｆ，２２ｇそれぞれは、タングステンプラグ２１ｄ，２１ｆ，２１ｇに接続する。これらの形成方法は、第１の実施形態において第１の層間絶縁膜２０上にＡｌ合金配線及びＡｌ合金パッドを形成する方法と同一である。

次いで、図４（Ｂ）に示すように、第２の層間絶縁膜２３、接続孔２３ａ，２３ｂ，２３ｄ，２３ｆ、タングステンプラグ２４ａ，２４ｂ，２４ｄ，２４ｆ、Ａｌ合金パッド２５ａ，２５ｂ，２５ｄ，２５ｆ、パッシベーション膜２６、及びパッシベーション膜２６の開口部を形成する。これらの形成方法は、第１の実施形態と同一である。

そして、不純物領域７ｃの電気特性を測定したい場合、以下のようにして、ダミーエリア１０ｂに形成された不純物領域１７ｃの電気特性を検査する。

すなわち、図４（Ｃ）に示すように、研磨装置を用いて、パッシベーション膜２６、Ａｌ合金パッド２５ａ，２５ｂ，２５ｄ，２５ｆ、タングステンプラグ２４ａ，２４ｂ，２４ｄ，２４ｆ、及び第２の層間絶縁膜２３を除去し、Ａｌ合金パッド２２ｄ，２２ｆ，２２ｇを露出させる。

次いで、Ａｌ合金パッド２２ｆ，２２ｇそれぞれに検査用の端子５０を接続し、信号を入力することにより、不純物領域１７ｃの電気特性（例えば抵抗）を検査する。不純物領域１７ｃの電気特性が規定の範囲外であった場合、不純物領域７ｃの電気特性も規定の範囲外であると判断し、不純物領域７ｃの製造条件を調整する。

以上、第２の実施形態によれば、半導体装置に不具合があった場合、ＦＩＢを用いた微細加工を行わなくても、不純物領域７ｃの電気的特性を推定し、その製造条件を調整することができる。

図５の各図は、第３の実施形態に係る半導体装置の製造方法及び構造を説明する為の断面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。なお、図５の各図は、図２及び図３の各図に対して直交する方向、すなわちゲート電極が延伸する方向の断面を示している。

まず、図５（Ａ）に示すように、シリコン基板１にウェル４０ａ，４０ｂを形成した後、素子分離膜２を埋め込む。次いで、ゲート絶縁膜３ａ，１３ａ、ゲート電極４ａ，１４ａ、サイドウォール５ａ，１５ａ、低濃度不純物領域（本図では図示せず）、不純物領域（本図では図示せず）、及び第１の層間絶縁膜２０を形成する。これらの形成方法は、第１の実施形態と同一である。

次いで、アクティブセル１０ａに位置する第１の層間絶縁膜２０に接続孔２０ｃを形成するとともに、ダミーエリア１０ｂに位置する第１の層間絶縁膜２０に、接続孔２０ｈ，２０ｉを形成する。接続孔２０ｃはゲート電極４ａ上に位置している。また、接続孔２０ｈ，２０ｉそれぞれは、ゲート電極１４ａ上に位置しており、かつ互いに離間している。これら接続孔の形成方法は、第１の実施形態において第１の層間絶縁膜２０に接続孔を形成する方法と同一である。

次いで、接続孔２０ｃ，２０ｈ，２０ｉそれぞれに、タングステンプラグ２１ｃ，２１ｈ，２１ｉを埋め込む。これらタングステンプラグの埋め込み方法は、第１の実施形態において、第１の層間絶縁膜２０の接続孔にタングステンプラグを埋め込む方法と同一である。

次いで、第１の層間絶縁膜２０上に、Ａｌ合金配線２２ｃを形成するとともに、Ａｌ合金パッド２２ｈ，２２ｉを形成する。Ａｌ合金配線２２ｃはタングステンプラグ２１ｃに接続し、Ａｌ合金パッド２２ｈ，２２ｉそれぞれは、タングステンプラグ２１ｈ，２１ｉに接続する。これらの形成方法は、第１の実施形態において第１の層間絶縁膜２０上にＡｌ合金配線及びＡｌ合金パッドを形成する方法と同一である。

次いで、図５（Ｂ）に示すように、第２の層間絶縁膜２３、接続孔（図示せず）、接続孔中のタングステンプラグ（図示せず）、第２の層間絶縁膜２３上のＡｌ合金パッド（図示せず）パッシベーション膜２６、及びパッシベーション膜２６の開口部（図示せず）を形成する。これらの形成方法は、第１の実施形態と同一である。

そして、ゲート電極４ａの電気特性を検査したい場合、以下のようにして、ダミーエリア１０ｂに形成されたゲート電極１４ａの電気特性を検査する。

すなわち、図５（Ｃ）に示すように、研磨装置を用いて、パッシベーション膜２６、Ａｌ合金パッド、タングステンプラグ、及び第２の層間絶縁膜２３を除去し、Ａｌ合金パッド２２ｈ，２２ｉを露出させる。

次いで、Ａｌ合金パッド２２ｈ，２２ｉそれぞれに検査用の端子５０を接続し、信号を入力することにより、ゲート電極１４ａ（例えば抵抗）の電気特性を検査する。ゲート電極１４ａの電気特性が規定の範囲外であった場合、ゲート電極４ａの電気特性も規定の範囲外であると判断し、ゲート電極４ａの製造条件を調整する。

以上、第３の実施形態によれば、半導体装置に不具合があった場合、ＦＩＢを用いた微細加工を行わなくても、ゲート電極４ａの電気的特性を推定し、その製造条件を調整することができる。

図６（Ａ），（Ｂ）及び図７の各図は、第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。図６（Ｃ）は、図６（Ｂ）の状態における接続孔のレイアウトを説明する為の平面図である。本実施形態において、ダミーエリア１０ｂには、マスクずれに起因した接続孔の位置ずれを検出するためのダミー素子が形成される。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図６（Ａ）に示すように、シリコン基板１に第１導電型のウェル４０ａ，４０ｂを形成した後、素子分離膜２を埋め込む。次いで、ゲート絶縁膜３ａ，３ｂ及びゲート電極４ａ，４ｂを形成する。これらの形成方法は第１の実施形態と同一であるが、ダミーエリア１０ｂにはゲート絶縁膜及びゲート電極が形成されない。

次いで、ダミーエリア１０ｂを含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ダミーエリア１０ｂはフォトレジスト膜で覆われるが、アクティブセル１０ａ上からはフォトレジスト膜が除去される。次いで、このフォトレジスト膜、素子分離膜２及びゲート電極４ａ，４ｂをマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、アクティブセル１０ａには低濃度不純物領域６ａ，６ｂが形成される。その後、フォトレジスト膜を除去する。

次いで、サイドウォール５ａ，５ｂを形成する。これらの形成方法は、第１の実施形態と同一である。

次いで、ダミーエリア１０ｂを含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ダミーエリア１０ｂにはレジストパターン６０が形成されるが、アクティブセル１０ａ上からはフォトレジスト膜が除去される。次いで、レジストパターン６０、素子分離膜２及びゲート電極４ａ，４ｂをマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、アクティブセル１０ａには不純物領域７ａ，７ｂ，７ｃが形成され、ダミーエリア１０ｂのウェル４０ｂには、不純物領域１７ｄ，１７ｅ，１７ｆが形成される。不純物領域１７ｄ，１７ｅ，１７ｆは、互いに離間している。

その後、図６（Ｂ）に示すように、レジストパターン６０を除去する。次いで、第１の層間絶縁膜２０をＣＶＤ法により形成する。次いで、アクティブセル１０ａに位置する第１の層間絶縁膜２０に接続孔２０ａ，２０ｂを形成するとともに、ダミーエリア１０ｂに位置する第１の層間絶縁膜２０に、接続孔２０ｊ，２０ｋ，２０ｌ，２０ｍを形成する。接続孔２０ｊはウェル４０ｂ上に位置しており、接続孔２０ｋ，２０ｌ，２０ｍは、それぞれ不純物領域１７ｄ，１７ｅ，１７ｆ上に位置している。これら接続孔の形成方法は、第１の実施形態において第１の層間絶縁膜２０に接続孔を形成する方法と同一である。

次いで、接続孔２０ａ，２０ｂ，２０ｊ，２０ｋ，２０ｌ，２０ｍそれぞれに、タングステンプラグ２１ａ，２１ｂ，２１ｊ，２１ｋ，２１ｌ，２１ｍを埋め込む。これらタングステンプラグの埋め込み方法は、第１の実施形態において、第１の層間絶縁膜２０の接続孔にタングステンプラグを埋め込む方法と同一である。

次いで、第１の層間絶縁膜２０上に、アクティブセル１０ａに位置するＡｌ合金配線２２ａ，２２ｂを形成するとともに、ダミーエリア１０ｂに位置するＡｌ合金パッド２２ｊ，２２ｋ，２２ｌ，２２ｍを形成する。Ａｌ合金パッド２２ｊ，２２ｋ，２２ｌ，２２ｍそれぞれは、タングステンプラグ２１ｊ，２１ｋ，２１ｌ，２１ｍに接続する。これらの形成方法は、第１の実施形態において第１の層間絶縁膜２０上にＡｌ合金配線及びＡｌ合金パッドを形成する方法と同一である。

ここで、図６（Ｃ）を用いて、接続孔２０ｋ，２０ｌ，２０ｍ及びタングステンプラグ２１ｋ，２１ｌ，２１ｍそれぞれのレイアウトについて説明する。これら接続孔及びタングステンプラグは、正方形である不純物領域１７ｄ，１７ｅ，１７ｆそれぞれ上に位置しているが、ウェル４０ｂまでの距離が互いに異なる。詳細には、接続孔２０ｋ及びタングステンプラグ２１ｋは、不純物領域１７ｄの左上の角近傍に位置し、接続孔２０ｌ及びタングステンプラグ２１ｌは、不純物領域１７ｅの中央部に位置し、接続孔２０ｍ及びタングステンプラグ２１ｍは、不純物領域１７ｆの右下の角近傍に位置している。なお、本図では、説明のためＡｌ合金パッド２２ｊ，２２ｋ，２２ｌ，２２ｍを省略している。

第１の層間絶縁膜２０に接続孔を形成するときに、図中左方向又は上方向のマスクずれが一定値以上生じた場合、タングステンプラグ２１ｋがウェル４０ｂ上に位置する。また、そのマスクずれがさらに大きい場合、タングステンプラグ２１ｋ，２１ｌそれぞれが、ウェル４０ｂ上に位置する。

また、第１の層間絶縁膜２０に接続孔を形成するときに、図中右方向又は下方向のマスクずれが一定値以上生じた場合、タングステンプラグ２１ｍがウェル４０ｂ上に位置する。また、そのマスクずれがさらに大きい場合、タングステンプラグ２１ｌ，２１ｍそれぞれが、ウェル４０ｂ上に位置する。

半導体装置の製造方法の説明に戻る。
次いで、図７（Ａ）に示すように、第２の層間絶縁膜２３、接続孔２３ａ，２３ｂ、タングステンプラグ２４ａ，２４ｂ、Ａｌ合金パッド２５ａ，２５ｂ、パッシベーション膜２６、及びパッシベーション膜２６の開口部を形成する。これらの形成方法は、第１の実施形態と同一である。

そして、接続孔２０ａ，２０ｂを形成するときのマスクずれを測定したい場合、以下のようにして、ダミーエリア１０ｂの電極２２ｊと、他の電極が導通しているか否かを検査する。

すなわち、図４（Ｃ）に示すように、研磨装置を用いて、パッシベーション膜２６、Ａｌ合金パッド２５ａ，２５ｂ、タングステンプラグ２４ａ，２４ｂ、及び第２の層間絶縁膜２３を除去し、Ａｌ合金パッド２２ｊ，２２ｋ，２２ｌ，２２ｍを露出させる。

次いで、Ａｌ合金パッド２２ｋ，２２ｌ，２２ｍのいずれかと、Ａｌ合金パッド２２ｊとに検査用の端子５０を接続し、これらの間が導通しているか否かを検査する。

例えば、接続孔２０ａ，２０ｂを形成するときのマスクずれが、図６（Ｃ）中左方向又は上方向であり、かつその大きさが一定値以上である場合、タングステンプラグ２１ｋがウェル４０ｂ上に位置するため、Ａｌ合金パッド２２ｊ，２２ｋ相互間がウェル４０ｂを介して導通する。また、マスクずれの大きさがさらに大きい場合、タングステンプラグ２１ｌもウェル４０ｂ上に位置するため、Ａｌ合金パッド２２ｊ，２２ｌ相互間もウェル４０ｂを介して導通する。

また、接続孔２０ａ，２０ｂを形成するときのマスクずれが、図６（Ｃ）中右方向又は下方向であり、かつその大きさが一定値以上である場合、タングステンプラグ２１ｍがウェル４０ｂ上に位置するため、Ａｌ合金パッド２２ｊ，２２ｍ相互間がウェル４０ｂを介して導通する。また、マスクずれの大きさがさらに大きい場合、タングステンプラグ２１ｌもウェル４０ｂ上に位置するため、Ａｌ合金パッド２２ｊ，２２ｌ相互間もウェル４０ｂを介して導通する。

このように、本実施形態によれば、Ａｌ合金パッド２２ｊが、Ａｌ合金パッド２２ｋ，２２ｌ，２２ｍのいずれと導通しているか、若しくはいずれとも導通していないかを確認することにより、マスクずれの方向及び大きさを推定することができる。そして、マスクずれが検出された場合、第１の層間絶縁膜２０上のフォトレジスト膜を露光するときのレチクルの位置及び露光条件を調整することにより、マスクずれを修正することができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

第１の実施形態に係る半導体装置の平面図。 （Ａ）は半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の状態における半導体装置の平面図。 （Ａ）は図２（Ｂ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の図。 （Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の図。 （Ａ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の状態における半導体装置の平面図。 （Ａ）は図６（Ｂ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 （Ａ）は従来の半導体装置の構造を説明する為の断面図、（Ｂ）は（Ａ）の半導体装置を検査する方法を説明する為の断面図。

符号の説明

１…シリコン基板、２…素子分離膜、３ａ，３ｂ，１３ａ，１３ｂ…ゲート絶縁膜、４ａ，４ｂ，１４ａ，１４ｂ…ゲート電極、５ａ，５ｂ，１５ａ，１５ｂ…サイドウォール、６ａ，６ｂ，１６ａ，１６ｂ…低濃度不純物領域、７ａ，７ｂ，７ｃ，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ…不純物領域、１０ａ…アクティブセル、１０ｂ…ダミーエリア、２０…第１の層間絶縁膜、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｉ，２０ｊ，２０ｋ，２０ｌ，２０ｍ…接続孔、２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｉ，２１ｊ，２１ｋ，２１ｌ，２１ｍ…タングステンプラグ、２２ａ，２２ｂ，２２ｃ…Ａｌ合金配線、２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，２２ｉ，２２ｊ，２２ｋ，２２ｌ，２２ｍ…Ａｌ合金パッド、２３…第２の層間絶縁膜、２３ａ，２３ｂ，２３ｄ，２３ｆ…接続孔、２４ａ，２４ｂ，２４ｄ，２４ｆ…タングステンプラグ、２５ａ，２５ｂ，２５ｄ，２５ｆ…Ａｌ合金パッド、２６…パッシベーション膜、４０ａ，４０ｂ…ウェル、５０…端子、６０…レジストパターン、１００ａ…第１のトランジスタ、１００ｂ…第２のトランジスタ、１０７ａ…ソース、１０７ｂ，１０７ｃ…ドレイン、１０８…第１の層間絶縁膜、１０９ａ，１０９ｂ，１０９ｃ…タングステンプラグ、１１０ａ，１１０ｂ…Ａｌ合金配線、１１１…第２の層間絶縁膜、１１２…Ａｌ合金パッド、１１３…パッシベーション膜、１１４ａ，１１４ｂ，１１４ｃ…電極

Claims (11)

1. 半導体基板のアクティブセル内に形成された半導体素子と、
   前記アクティブセルの周辺部に位置するダミーエリアに形成された、前記半導体素子のダミー素子と、
   前記半導体素子上及び前記ダミー素子上に形成された絶縁膜と、
   前記半導体素子上に位置する前記絶縁膜に形成され、第１のレイアウトで配置された接続孔と、
   前記ダミー素子上に位置する前記絶縁膜に形成され、前記第1のレイアウトとは異なる第２のレイアウトで配置されたダミー接続孔と、
   前記絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
   前記絶縁膜上に形成され、前記ダミー接続孔を介して前記ダミー素子に接続する電極と、
   を具備する半導体装置。
2. 前記半導体素子は、第１のトランジスタと、前記第１のトランジスタのドレインがソースである第２のトランジスタとを具備し、
   前記ダミー素子は、第１のダミートランジスタと、前記第１のダミートランジスタのドレインをソースとして機能させる第２のダミートランジスタとを具備し、
   前記接続孔は、前記第１のトランジスタのソース上、及び前記第２のトランジスタのドレイン上に形成され、
   前記ダミー接続孔は、前記第１のダミートランジスタのソース及びドレインそれぞれ上、並びに前記第２のダミートランジスタのドレイン上に形成されている請求項１に記載の半導体装置。
3. 前記半導体素子はトランジスタを具備し、
   前記ダミー素子はダミートランジスタを具備し、
   前記接続孔は、前記トランジスタのソース及びドレインとなる２つの不純物領域それぞれ上に形成され、
   前記ダミー接続孔は、前記ダミートランジスタのソース又はドレインとなるダミー不純物領域上に、２つ互いに離間して形成されている請求項１に記載の半導体装置。
4. 前記半導体素子はトランジスタを具備し、
   前記ダミー素子はダミートランジスタを具備し、
   前記接続孔は、前記トランジスタのゲート電極上に形成され、
   前記ダミー接続孔は、前記ダミートランジスタのダミーゲート電極上に、２つ互いに離間して形成されている請求項１に記載の半導体装置。
5. 前記電極は、前記配線より幅が広い請求項１〜４のいずれか一項に記載の半導体装置。
6. 半導体基板のアクティブセル内に形成された半導体素子と、
   前記アクティブセルの周辺部に位置するダミーエリアに形成された第１導電型のウェルと、
   前記ウェル内に形成された第２導電型の不純物領域と、
   前記半導体素子上、前記第１導電型のウェル上、及び前記不純物領域上それぞれに形成された絶縁膜と、
   前記絶縁膜に形成され、前記半導体素子上に位置する接続孔と、
   前記第１導電型のウェル上、及び前記不純物領域上それぞれに位置するダミー接続孔と、
   前記絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
   前記絶縁膜上に形成され、前記ダミー接続孔を介して前記ウェル及び前記不純物領域それぞれに接続する複数の電極と、
   を具備する半導体装置。
7. 前記不純物領域は、前記ウェル内に複数互いに離間して配置されており、
   前記ダミー接続孔は、前記複数の不純物領域上それぞれに形成されており、
   前記複数の不純物領域上それぞれに位置する前記ダミー接続孔は、前記ウェルからの距離が互いに異なる位置に配置されている請求項６に記載の半導体装置。
8. 半導体基板のアクティブセル内に半導体素子を形成するとともに、前記アクティブセルの周辺部に位置するダミーエリアに、前記半導体素子のダミー素子を形成する工程と、
   前記半導体素子上及び前記ダミー素子上に、第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜に、前記半導体素子上に位置し、第１のレイアウトで配置された接続孔を形成するとともに、前記ダミー素子上に位置し、前記第1のレイアウトとは異なる第２のレイアウトで配置されたダミー接続孔を形成する工程と、
   前記第１の絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線を形成するとともに、前記ダミー接続孔を介して前記ダミー素子に接続する電極を形成する工程と、
   を具備する半導体装置の製造方法。
9. 前記配線及び前記電極を形成する工程の後に、
   前記第１の絶縁膜上、前記配線上、及び前記電極上に、第２の絶縁膜を形成する工程と、
   前記電極上に位置する前記第２の絶縁膜を除去する工程と、
   前記電極に信号を入力して前記ダミー素子の特性を調べる工程と、
   前記ダミー素子の特性に基づいて、前記半導体素子及び前記ダミー素子の形成条件を調整する工程と、
   を具備する請求項８に記載の半導体装置の製造方法。
10. 半導体基板のアクティブセル内に半導体素子を形成するとともに、前記アクティブセルの周辺部に位置するダミーエリアに、第１導電型のウェル、及び前記ウェル内に位置する第２導電型の不純物領域を形成する工程と、
    前記半導体素子上、前記第１導電型のウェル上、及び前記不純物領域上それぞれに第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜に、前記半導体素子上に位置する接続孔、並びに、前記第１導電型のウェル上及び前記不純物領域上それぞれに位置するダミー接続孔を形成する工程と、
    前記第１の絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線、及び、前記ダミー接続孔を介して前記ウェル及び前記不純物領域それぞれに接続する複数の電極を形成する工程と、
    を具備する半導体装置の製造方法。
11. 前記配線及び前記電極を形成する工程の後に、
    前記第１の絶縁膜上、前記配線上、及び前記電極上に、第２の絶縁膜を形成する工程と、
    前記電極上に位置する前記第２の絶縁膜を除去する工程と、
    前記電極に信号を入力して前記ウェルと前記不純物領域相互間の抵抗を調べる工程と、
    測定された抵抗値に基づいて、前記接続孔及び前記ダミー接続孔の形成条件を調整する工程と、
    を具備する請求項１０に記載の半導体装置の製造方法。

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