JP2008060213A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】占有面積を小さくすることができ、かつ検査時間を短くすることができる半導体装置の製造方法を提供する。
【解決手段】第1の不純物導入処理を行うことにより、第1のチャネル領域8aに位置する半導体基板1に不純物を導入し、かつスクライブラインに位置する半導体基板1に第1の検査用抵抗パターン18aを形成する工程と、第1の不純物導入処理とは異なる不純物濃度で第2の不純物導入処理を行うことにより、第2のチャネル領域8bに位置する前記半導体基板1に不純物を導入し、かつスクライブラインに位置する半導体基板1に第2の検査用抵抗パターン18bを形成する工程と、第1の検査用抵抗パターン18a及び第2の検査用抵抗パターン18bを並列に接続する配線パターン12cを形成する工程とを具備する。
【選択図】図4
【解決手段】第1の不純物導入処理を行うことにより、第1のチャネル領域8aに位置する半導体基板1に不純物を導入し、かつスクライブラインに位置する半導体基板1に第1の検査用抵抗パターン18aを形成する工程と、第1の不純物導入処理とは異なる不純物濃度で第2の不純物導入処理を行うことにより、第2のチャネル領域8bに位置する前記半導体基板1に不純物を導入し、かつスクライブラインに位置する半導体基板1に第2の検査用抵抗パターン18bを形成する工程と、第1の検査用抵抗パターン18a及び第2の検査用抵抗パターン18bを並列に接続する配線パターン12cを形成する工程とを具備する。
【選択図】図4
Description
本発明は、チャネル領域に不純物が正常に導入されたか否かを検査する検査用素子を有する半導体装置の製造方法に関する。特に本発明は、検査用素子及びパッドが半導体基板に占める面積を小さくすることができ、かつ検査時間を短くすることができる半導体装置の製造方法に関する。
図7は、従来の半導体装置の製造方法を説明する為の断面図である。この半導体装置の製造方法は、シリコンウェハ101に閾値電圧が異なる2つトランジスタを形成し、かつ2つのトランジスタのチャネル領域に不純物が正常に導入されたか否かを検査するTEG(Test Element Group)をTEG形成領域101cに形成する方法である。
本方法において、第1のトランジスタのチャネル領域108aへの不純物導入は、例えばゲート酸化膜3aが形成された後に行われる。この不純物導入工程において、TEG形成領域101cに位置するシリコンウェハ101には抵抗素子118aが形成される。抵抗素子118aは、チャネル領域108aと同一の不純物濃度を有する。
また、第2のトランジスタのチャネル領域108bへの不純物導入は、例えばゲート酸化膜3bが形成された後に行われる。チャネル領域108bの不純物濃度はチャネル領域108aの不純物濃度と異なる。この不純物導入工程において、TEG形成領域101cに位置するシリコンウェハ101には抵抗素子118bが形成される。抵抗素子118bは、チャネル領域108bと同一の不純物濃度を有する。
抵抗素子118a,118bが形成された後、抵抗素子118a,118bは、それぞれ層間絶縁膜109に埋め込まれたタングステンプラグ109a,109b、層間絶縁膜109上に形成されたAl合金パターン111a,111b、及び図示しない配線層を介して、互いに異なるAl合金パッド112a,112bに接続される。そして、Al合金パッド112aにテスト用端子を接続することにより抵抗素子118aの抵抗が測定され、チャネル領域108aへの不純物導入が正常に行われたか否かが検査される。また、Al合金パッド112bにテスト用端子を接続することにより抵抗素子118bの抵抗が測定され、チャネル領域108bへの不純物導入が正常に行われたか否かが検査される。
また、特許文献1には、チャネルストップ領域への不純物導入が正常に行われたか否かを、トランジスタの閾値電圧を用いて検査する方法が開示されている。
図7に示した方法及び特許文献1に開示された方法では、検査用素子及びこの検査用素子に接続するパッドを測定対象となる不純物注入工程それぞれ毎に形成する必要がある。このため、検査用素子及びパッドが半導体基板に占める面積が大きくなっていた。また、複数の注入工程それぞれ毎に形成された検査用の素子をそれぞれ検査する必要があるため、検査に時間を要していた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、占有面積を小さくすることができ、かつ検査時間を短くすることができる半導体装置の製造方法を提供することにある。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第1の不純物導入処理を行うことにより、半導体基板の第1のチャネル領域に不純物を導入し、かつ前記半導体基板のスクライブラインに第1の検査用抵抗パターンを形成する工程と、
前記第1の不純物導入処理とは異なる不純物濃度で第2の不純物導入処理を行うことにより、前記半導体基板の第2のチャネル領域に不純物を導入し、かつ前記スクライブラインに第2の検査用抵抗パターンを形成する工程と、
前記第1の検査用抵抗パターン及び前記第2の検査用抵抗パターンを並列に接続する配線パターンを形成する工程とを具備する。
前記第1の不純物導入処理とは異なる不純物濃度で第2の不純物導入処理を行うことにより、前記半導体基板の第2のチャネル領域に不純物を導入し、かつ前記スクライブラインに第2の検査用抵抗パターンを形成する工程と、
前記第1の検査用抵抗パターン及び前記第2の検査用抵抗パターンを並列に接続する配線パターンを形成する工程とを具備する。
本発明に係る半導体装置の製造方法は、第1の不純物導入処理を行うことにより、半導体基板の第1のチャネル領域に不純物を導入し、かつ前記半導体基板のTEG形成領域に第1の検査用抵抗パターンを形成する工程と、
前記第1の不純物導入処理とは異なる不純物濃度で第2の不純物導入処理を行うことにより、前記半導体基板の第2のチャネル領域に不純物を導入し、かつ前記TEG形成領域に第2の検査用抵抗パターンを形成する工程と、
前記第1の検査用抵抗パターン及び前記第2の検査用抵抗パターンを並列に接続する配線パターンを形成する工程とを具備する。
前記第1の不純物導入処理とは異なる不純物濃度で第2の不純物導入処理を行うことにより、前記半導体基板の第2のチャネル領域に不純物を導入し、かつ前記TEG形成領域に第2の検査用抵抗パターンを形成する工程と、
前記第1の検査用抵抗パターン及び前記第2の検査用抵抗パターンを並列に接続する配線パターンを形成する工程とを具備する。
これらの半導体装置の製造方法によれば、前記配線パターンを形成した後に、前記配線パターンにテスト用端子を電気的に接続して前記第1及び第2の検査用抵抗パターンの合成抵抗を測定し、この合成抵抗の値が設計上の合成抵抗値、前記第1の検査用抵抗パターン単独の抵抗値、又は前記第2の検査用抵抗パターン単独の抵抗値のいずれを示すかを調べることにより、前記第1及び第2の不純物導入工程が正常に行われたか否かを調べることができる。従って、検査時間を短くすることができる。
また、前記配線パターンに接続するパッドを形成すればよいため、検査用抵抗パターンそれぞれ毎にパッドを形成する必要がなくなる。従って、占有面積を小さくすることができる。
前記第1のチャネル領域に導入される不純物は、例えば第1のトランジスタの閾値電圧調整用の不純物であり、前記第2のチャネル領域に導入される不純物は、例えば第2のトランジスタの閾値電圧調整用の不純物である。この場合、前記第1及び第2のトランジスタは、互いに閾値電圧が異なる。
前記第1及び第2の検査用抵抗パターンは互いに隣に位置しているのが好ましい。
前記第1及び第2の検査用抵抗パターンは互いに隣に位置しているのが好ましい。
以下、図面を参照して本発明の実施形態について説明する。図1〜図4は、本発明の第1の実施形態に係る半導体装置の製造方法を説明する為の図である。各図において(A)は断面図であり、(B)はTEG形成領域1cの平面図である。本方法において、シリコンウェハ1には、第1素子領域1aに位置する第1のトランジスタ、第2素子領域1bに位置する第2のトランジスタ、及びTEG形成領域1cに位置するTEGが形成される。第1及び第2のトランジスタは、閾値電圧が互いに異なる。その後、TEGを用いて、第1及び第2のトランジスタそれぞれのチャネル領域に不純物が正常に導入されたか否かが検査される。
なお、TEG形成領域1cは、図5(A)に示すようにスクライブライン上に位置していても良いし、図5(B)に示すようにスクライブライン相互間に位置する領域に位置していても良い。
以下、詳細に説明する。
以下、詳細に説明する。
まず図1の各図に示すように、シリコンウェハ1に、第1素子領域1aに位置する第1導電型(例えばP型)のウェル20a、第2素子領域1bに位置する第1導電型のウェル20b、及びTEG形成領域1cに位置する第1導電型のウェル20cを形成する。次いで、シリコンウェハ1に素子分離膜2を埋め込み、第1素子領域1a、第2素子領域1b、及びTEG形成領域1cを他の領域から分離する。
次いで、シリコンウェハ1を熱酸化する。これにより、第1素子領域1aに位置するシリコンウェハ1には第1のトランジスタのゲート酸化膜3aが形成され、第2素子領域1bに位置するシリコンウェハ1には第2のトランジスタのゲート酸化膜3bが形成される。なお、本工程によって、TEG形成領域1cに位置するシリコンウェハ1にも、ゲート酸化膜3a,3bと略同じ厚さの熱酸化膜3cが形成される。
次いで、図2の各図に示すように、素子分離膜2、ゲート酸化膜3a,3b、及び熱酸化膜3c上を含む全面上に、フォトレジスト膜50を形成する。次いで、フォトレジスト膜50を露光及び現像する。これにより、ゲート酸化膜3a上及びその周囲に位置するフォトレジスト膜50、並びにTEG形成領域1cの一部上に位置するフォトレジスト膜50が除去される。次いで、フォトレジスト膜50をマスクとしてシリコンウェハ1に第1導電型の不純物を導入する。これにより、第1素子領域1aに位置するシリコンウェハ1には、閾値電圧調整用のチャネル不純物導入領域8aが形成され、TEG形成領域1cに位置するシリコンウェハ1には抵抗素子18aが形成される。抵抗素子18aの平面形状は、図2(B)に示すように長方形である。
その後、図3の各図に示すように、フォトレジスト膜50を除去する。次いで、素子分離膜2、ゲート酸化膜3a,3b、及び熱酸化膜3c上を含む全面上に、フォトレジスト膜51を形成する。次いで、フォトレジスト膜51を露光及び現像する。これにより、ゲート酸化膜3b上及びその周囲に位置するフォトレジスト膜51、並びにTEG形成領域1cの一部上に位置するフォトレジスト膜51が除去される。次いで、フォトレジスト膜51をマスクとしてシリコンウェハ1に第1導電型の不純物を導入する。これにより、第2素子領域1bに位置するシリコンウェハ1には、閾値電圧調整用のチャネル不純物導入領域8bが形成され、TEG形成領域1cに位置するシリコンウェハ1には抵抗素子18bが形成される。図3(B)に示すように、抵抗素子18bは、平面形状が略長方形であり、抵抗素子18aの隣に、抵抗素子18aと略平行に配置されている。
その後、図4の各図に示すように、フォトレジスト膜51を除去する。次いで、ゲート酸化膜3a,3bを含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート酸化膜3a,3b上にはゲート電極4a,4bが形成される。
次いで、TEG形成領域1cをフォトレジスト膜(図示せず)で覆い、このフォトレジスト膜、素子分離膜2、及びゲート電極4a,4bをマスクとしてシリコンウェハ1に第2導電型の不純物を導入する。これにより、第1素子領域1aに位置するシリコンウェハ1には低濃度不純物領域(LDD)6aが形成され、第2素子領域1bに位置するシリコンウェハ1には低濃度不純物領域6bが形成される。その後、レジストパターンを除去する。
次いで、ゲート電極4a,4b上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極4a,4bの側壁はサイドウォール5a,5bで覆われる。なお本工程において、熱酸化膜3cは除去される。
次いで、TEG形成領域1cをフォトレジスト膜(図示せず)で覆い、このフォトレジスト膜、素子分離膜2、ゲート電極4a,4b、及びサイドウォール5a,5bをマスクとしてシリコンウェハ1に第2導電型の不純物を導入する。これにより、第1素子領域1aに位置するシリコンウェハ1には、第1のトランジスタのソース及びドレインとなる不純物領域7aが形成され、第2素子領域1bに位置するシリコンウェハ1には、第2のトランジスタのソース及びドレインとなる第2導電型の不純物領域7bが形成される。その後、レジストパターンを除去する。
このようにして、第1のトランジスタ及び第2のトランジスタが形成される。
このようにして、第1のトランジスタ及び第2のトランジスタが形成される。
次いで、第1のトランジスタ、第2のトランジスタ、及びTEG形成領域1cに位置するシリコンウェハ1上を含む全面上に、層間絶縁膜9を形成する。次いで、層間絶縁膜9を選択的に除去することにより、不純物領域7a上に位置する接続孔9a、不純物領域7b上に位置する接続孔9b、抵抗素子18a上に位置する接続孔9c、及び抵抗素子18b上に位置する接続孔9dを形成する。図4(B)に示すように、接続孔9cは抵抗素子18aの両端部上それぞれに形成され、接続孔9dは抵抗素子18bの両端部上それぞれに形成される。また、図示していないがゲート電極4a,4bそれぞれ上に位置する接続孔も形成される。
次いで、層間絶縁膜9上及び各接続孔内にタングステン膜をCVD法により形成し、層間絶縁膜9上に位置するタングステン膜をCMP法により除去する。これにより、接続孔9a,9b,9c,9dそれぞれの中にはタングステンプラグ10a,10b,10c,10dが埋め込まれる。また、ゲート電極4a,4bそれぞれ上に位置する接続孔にもタングステンプラグ(図示せず)が埋め込まれる。
次いで、層間絶縁膜9上にAl合金膜をスパッタリング法により形成し、このAl合金膜を選択的に除去する。これにより、層間絶縁膜9上にはAl合金配線11a,11b,11cが2つずつ形成される。Al合金配線11aはタングステンプラグ10aに接続し、Al合金配線11bはタングステンプラグ10bに接続する。Al合金配線11cはタングステンプラグ10c,10dを相互に接続する。これにより、抵抗素子18a,18bは並列接続される。また、本工程によって、層間絶縁膜9上には、ゲート電極4a,4bそれぞれ上に位置するタングステンプラグに接続するAl合金配線(図示せず)も形成される。
その後の工程により、Al合金配線11cは、最上層の配線層に形成されるAl合金パッド12に接続される。そして、Al合金パッド12に検査用端子を接続して抵抗素子18a,18bの合成抵抗を測定することにより、チャネル不純物導入領域8a,8bが正常に形成されたか否かを検査する。
すなわち抵抗素子18a,18bそれぞれの設計抵抗値をR1、R2とした場合、抵抗素子18a,18bの合成抵抗の設計抵抗値R3は、R1・R2/(R1+R2)である。これに対して、例えばフォトレジスト膜50の露光不良や不純物導入工程の不良によってチャネル不純物導入領域8aへの不純物導入が行われなかった場合、抵抗素子18aにも不純物が導入されず、抵抗素子18aの抵抗値が非常に高くなる。このため、抵抗素子18a,18bの合成抵抗は略R2になる。また、フォトレジスト膜51の露光不良や不純物導入工程の不良によってチャネル不純物導入領域8bへの不純物導入が行われなかった場合、抵抗素子18a,18bの合成抵抗は略R1になる。このため、抵抗素子18a,18bの合成抵抗を測定することにより、チャネル不純物導入領域8a,8bが正常に形成されたか否かを検査することができる。
以上、本発明の第1の実施形態によれば、閾値電圧調整用のチャネル不純物導入領域8a,8bが形成される際に、抵抗素子18a,18bがTEG形成領域1cに形成される。そして、抵抗素子18a,18bはタングステンプラグ10c,10d及びAl合金配線11cによって並列に接続される。このため、Al合金パッド12に検査用端子を接続して抵抗素子18a,18bの合成抵抗を測定することにより、チャネル不純物導入領域8a,8bが正常に形成されたか否かを判断することができる。従って、抵抗素子18a毎にAl合金パッドを形成する必要がないため、TEGを小型化することができる。また、一回の検査工程で2つのチャネル不純物導入領域8a,8bを検査することができる。
図6は、本発明の第2の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第1の実施形態と同様の構成については同一の符号を付し、説明を省略する。本実施形態において、第1のトランジスタ及び第2のトランジスタは、互いに逆導電型である。
まず、第1素子領域1aに位置する第1導電型(例えばP型)のウェル20a及びTEG形成領域1cに位置する第1導電型のウェル20dを形成する。次いで、第2素子領域1bに位置する第2導電型(例えばN型)のウェル20b、及びTEG形成領域1cに位置する第2導電型のウェル20eを形成する。ウェル20d,20eは互いに隣接している。
次いで、素子分離膜2、並びにゲート酸化膜3a,3b及び熱酸化膜3cを形成する。次いで、チャネル不純物導入領域8a,8b、及び抵抗素子18a,18bを形成する。抵抗素子18aはウェル20dに位置しており、抵抗素子18bはウェル20eに位置している。本実施形態においてチャネル不純物導入領域8a及び抵抗素子18aに導入される不純物は第1導電型であり、チャンネル不純物導入領域8b及び抵抗素子18bに導入される不純物は第2導電型である。
その後、ゲート電極4a,4bを形成する。この工程は第1の実施形態と同様である。次いで、TEG形成領域1c及び第2素子領域1bをフォトレジスト膜(図示せず)で覆い、このフォトレジスト膜、素子分離膜2、及びゲート電極4aをマスクとしてシリコンウェハ1に第2導電型の不純物を導入する。これにより、低濃度不純物領域6aが形成される。その後、レジストパターンを除去する。
次いで、TEG形成領域1c及び第1素子領域1aをフォトレジスト膜(図示せず)で覆い、このフォトレジスト膜、素子分離膜2、及びゲート電極4bをマスクとしてシリコンウェハ1に第1導電型の不純物を導入する。これにより、低濃度不純物領域6bが形成される。その後、レジストパターンを除去する。
次いで、サイドウォール5a,5bを形成する。この工程は第1の実施形態と同様である。次いで、TEG形成領域1c及び第2素子領域1bをフォトレジスト膜(図示せず)で覆い、このフォトレジスト膜、素子分離膜2、ゲート電極4a、及びサイドウォール5aをマスクとしてシリコンウェハ1に第2導電型の不純物を導入する。これにより不純物領域7aが形成される。その後、レジストパターンを除去する。
次いで、TEG形成領域1c及び第1素子領域1aをフォトレジスト膜(図示せず)で覆い、このフォトレジスト膜、素子分離膜2、ゲート電極4b、及びサイドウォール5bをマスクとしてシリコンウェハ1に第1導電型の不純物を導入する。これにより不純物領域7bが形成される。その後、レジストパターンを除去する。
その後、層間絶縁膜9、接続孔9a〜9d、タングステンプラグ10a〜10d、Al合金配線11a〜11c、及びAl合金パッド12(本図では図示せず)を形成する。これらの形成方法は、第1の実施形態と同様である。
本実施形態においても第1の実施形態と同様の効果を得ることができる。
本実施形態においても第1の実施形態と同様の効果を得ることができる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第1及び第2の実施形態において、シリコンウェハ1に形成されるトランジスタの種類が3つ以上の場合においても、各トランジスタそれぞれのチャネル不純物導入領域を形成するときに抵抗素子をTEG形成領域1cに形成し、これら複数の抵抗素子を並列に接続することにより、上記した効果を得ることができる。
また、ゲート酸化膜3a,3bを形成する前に、チャネル不純物導入領域8a,8bを形成してもよい。また、第2層目以降の配線層で抵抗素子18a,18bを並列に接続しても良い。
1,101…シリコンウェハ、1a…第1素子領域、1b…第2素子領域、1c,101c…TEG形成領域、3a,3b…ゲート酸化膜、3c…熱酸化膜、4a,4b…ゲート電極、5a,5b…サイドウォール、6a,6b…低濃度不純物領域、7a,7b…不純物領域、8a,8b…チャネル不純物導入領域、9,109…層間絶縁膜、9a,9b,9c,9d…接続孔、10a,10b,10c,10d,109a,109b…タングステンプラグ、11a,11b,11c,111a,111b…Al合金配線、12,112a,112b…Al合金パッド、18a,18b,118a,118b…抵抗素子、20a,20b,20c,20d,20e…ウェル、50,51…レジストパターン、108a,108b…チャネル領域
Claims (5)
- 第1の不純物導入処理を行うことにより、半導体基板の第1のチャネル領域に不純物を導入し、かつ前記半導体基板のスクライブラインに第1の検査用抵抗パターンを形成する工程と、
前記第1の不純物導入処理とは異なる不純物濃度で第2の不純物導入処理を行うことにより、前記半導体基板の第2のチャネル領域に不純物を導入し、かつ前記スクライブラインに第2の検査用抵抗パターンを形成する工程と、
前記第1の検査用抵抗パターン及び前記第2の検査用抵抗パターンを並列に接続する配線パターンを形成する工程と、
を具備する半導体装置の製造方法。 - 第1の不純物導入処理を行うことにより、半導体基板の第1のチャネル領域に不純物を導入し、かつ前記半導体基板のTEG形成領域に第1の検査用抵抗パターンを形成する工程と、
前記第1の不純物導入処理とは異なる不純物濃度で第2の不純物導入処理を行うことにより、前記半導体基板の第2のチャネル領域に不純物を導入し、かつ前記TEG形成領域に第2の検査用抵抗パターンを形成する工程と、
前記第1の検査用抵抗パターン及び前記第2の検査用抵抗パターンを並列に接続する配線パターンを形成する工程と、
を具備する半導体装置の製造方法。 - 前記第1のチャネル領域に導入される不純物は、第1のトランジスタの閾値電圧調整用の不純物であり、
前記第2のチャネル領域に導入される不純物は、第2のトランジスタの閾値電圧調整用の不純物であり、
前記第1及び第2のトランジスタは、互いに閾値電圧が異なる請求項1又は2に記載の半導体装置の製造方法。 - 前記第1及び第2の検査用抵抗パターンは互いに隣に位置している請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記配線パターンを形成する工程の後に、前記配線パターンにテスト用端子を電気的に接続することにより、前記第1及び第2の検査用抵抗パターンの合成抵抗を測定する工程を具備する請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
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Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
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