KR100913328B1 - 반도체 소자의 테스트 패턴 및 그의 형성 방법과 테스트방법 - Google Patents

반도체 소자의 테스트 패턴 및 그의 형성 방법과 테스트방법 Download PDF

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Abstract

반도체 소자의 테스트 패턴 및 그의 형성 방법과 테스트 방법이 개시된다. 이 방법은 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에서, 활성 영역에 형성된 소스 및 드레인 영역과 연결된 제1 콘텍과, 게이트와 연결되며, 제1 콘텍에 이웃하여 형성된 제2 콘텍 및 제1 콘텍과 제2 콘텍을 연결하는 금속 배선을 구비하는 것을 특징으로 한다. 그러므로, 게이트에 연결된 콘텍의 불량, 소스 및 드레인 영역에 연결된 콘텍의 불량 및 금속 배선의 불량을 동시에 테스트할 수 있으므로 테스트에 소요되는 시간을 줄일 수 있고, 테스트 패턴의 개수가 감소하여 테스트 패턴이 차지하는 면적을 줄여 다른 테스트 패턴을 추가할 수 있도록 하고, 콘텍이 연결되는 게이트를 소자 분리 영역 이나 활성 영역의 위에 다양하게 형성할 수 있어 더미(dummy) 영역으로 사용되는 부분을 활용할 수 있도록 하여 테스트 패턴이 차지하는 면적을 더욱 줄일 수 있고, 게이트 패턴과 활성 영역(또는, 소스/드레인 패턴)의 면적을 다양하게 구현하여 콘텍 처리에 대한 마진(margin) 평가도 할 수 있도록 하는 효과를 갖는다.
반도체 소자, 테스트, 콘텍, 금속 배선

Description

반도체 소자의 테스트 패턴 및 그의 형성 방법과 테스트 방법{Test pattern for semiconductor device, method for facturing the pattern, and method for testing the device}
본 발명은 각종 트랜지스터, 씨모스(CMOS:Complementary Metal Oxide Semiconductor) 이미지 센서 또는 메모리 등의 반도체 소자에 관한 것으로서, 특히 반도체 소자의 테스트 패턴 및 그의 형성 방법과 테스트 방법에 관한 것이다.
현재 반도체 소자 칩(chip)에서 문제가 대두될 경우, 칩을 구성하는 단위 소자의 문제인지 그렇지 않으면 이들을 연걸하는 금속 배선의 문제인지를 파악하기 위해, 여러 가지 테스트(또는, 모니터링) 패턴을 추가하여 사용한다. 칩에서의 문제는 주로 금속 배선의 문제이므로, 금속 배선과 연결되는 콘텍(contact) 각각을 테스트 패턴을 통해 테스트하고 있다.
그러나, 보다 적은 면적에 많은 칩을 구현하기 위해 게이트 길이 및 소스 및 드레인 영역의 면적이 작아지고 있으며 이로 인하여 게이트와 소스 및 드레인 영역에 연결되는 콘텍의 면적도 작아지는 추세이다. 칩에서 발생한 문제가 게이트에 연결된 콘텍의 문제인가 그렇지 않으면 소스 및 드레인 영역에 연결된 콘텍의 문제인 가를 각각 별개로 테스트하였다. 이러한 일반적인 테스트 패턴 및 그의 테스트 방법에 대해 다음과 같이 첨부된 도면들을 참조하여 설명한다.
도 1a 및 도 1b는 일반적인 반도체 소자의 테스트 패턴의 일 례를 설명하기 위한 평면도 및 단면도를 각각 나타낸다. 도 1b는 도 1a에서 A-A'를 절취한 단면도를 나타낸다. 도 2a 및 도 2b는 일반적인 반도체 소자의 테스트 패턴의 다른 례를 설명하기 위한 평면도 및 단면도를 각각 나타낸다. 도 2b는 도 2a에서 B-B'를 절취한 단면도를 나타낸다.
도 1a 및 도 1b를 참조하면, 반도체 기판(120)은 활성 영역(AA:Active Area)(100)과 소자 분리 영역으로 정의되고, 활성 영역(100)에 형성되는 소스 및 드레인 영역과 콘텍(102)이 연결되어 형성된다. 소자 분리 영역에는 소자 분리막(108)이 형성된다. 여기서, 각 활성 영역(100)은 두 개의 콘텍들(102)을 마련하고 있으며, 이웃하는 활성 영역(100)의 콘텍들은 금속 배선(104)에 의해 서로 연결된다.
도 1a 및 도 1b에 도시된 테스트 패턴을 이용하여 테스트하고자 할 경우, 콘텍(104)들과 금속 배선(104)을 통해 흐르는 전류(110)을 측정하고, 측정된 전류를 분석하여 콘텍(102)의 불량 및 금속 배선(104)의 불량등을 테스트할 수 있다.
도 2a 및 도 2b를 참조하면, 반도체 기판(220)은 활성 영역(216)과 소자 분리 영역으로 정의되고, 활성 영역(216)에서 게이트 패턴(200)의 콘텍(202)은 게이트(210)와 연결된다. 게이트(210)와 반도체 기판(220)의 사이에는 게이트 절연막(214)이 마련될 수 있고, 게이트(210)의 양측에는 스페이서((212)가 형성될 수 있다. 여기서, 각 게이트 패턴(200)은 두 개의 콘텍(202)들을 마련하고 있으며, 이웃하는 게이트 패턴(200)의 콘텍들은 금속 배선(204)에 의해 서로 연결된다.
도 2a 및 도 2b에 도시된 테스트 패턴을 이용하여 테스트하고자할 경우, 콘텍(202)들과 금속 배선(204)을 통해 흐르는 전류(230)을 측정하고, 측정된 전류를 분석하여 콘텍(202)의 불량 및 금속 배선(204)의 불량등을 테스트할 수 있다.
전술한 일반적인 테스트 패턴 및 그 테스트 방법의 경우, 게이트(202) 연결된 콘텍(202) 및 그 콘텍(202)들에 연결된 금속 배선(204)을 테스트하는 패턴과, 소스 및 드레인 영역(130)에 연결된 콘텍(102) 및 그 콘텍(102)들에 연결된 금속 배선(104)을 테스트하는 패턴이 별개로 존재하므로, 테스트 패턴이 차지하는 전체 면적이 크다. 또한, 이들을 별개로 테스트하므로, 테스트 결과로부터 반도체 소자를 불량을 결정할 때까지 많은 시간이 소요되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 소스 및 드레인 영역과 연결되는 콘텍의 불량, 게이트와 연결된 콘텍의 불량 및 콘텍들간을 연결하는 금속 배선의 불량 등을 동시에 테스트할 수 있는 반도체 소자의 테스트 패턴 및 그의 테스트 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 테스트 패턴을 형성하는 반도체 소자의 테스트 형성 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 테스트 패턴은, 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에서, 상기 활성 영역에 형성된 소스 및 드레인 영역과 연결된 제1 콘텍과, 게이트와 연결되며, 상기 제1 콘텍에 이웃하여 형성된 제2 콘텍 및 상기 제1 콘텍과 상기 제2 콘텍을 연결하는 금속 배선으로 구성되는 것이 바람직하다.
또는, 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에서, 상기 활성 영역에 형성된 소스 및 드레인 영역과 연결된 제1 콘텍, 게이트와 연결되며 상기 제1 콘텍에 이웃하여 형성된 제2 콘텍 및 상기 제1 콘텍과 상기 제2 콘텍을 연결하는 금속 배선을 갖는 테스트 패턴을 이용한 본 발명에 의한 반도체 소자의 테스트 방법은, 상기 금속 배선을 통해 연결된 상기 제1 콘텍과 상기 제2 콘텍 간에 흐르는 전류를 측정하는 단계 및 상기 측정된 전류를 이용하여 상기 제1 또는 상기 제2 콘텍 자체의 불량 및 상기 금속 배선의 연결 불량 중 적어도 하나를 테스트하는 단계로 이루어지는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 반도체 소자의 테스트 형성 방법은, 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에서, 상기 활성 영역에 형성된 소스 및 드레인 영역과 연결된 제1 콘텍을 형성하는 단계와, 게이트와 연결되며, 상기 제1 콘텍에 이웃하여 제2 콘텍을 형성하는 단계 및 상기 제1 콘텍과 상기 제2 콘텍을 연결하는 금속 배선을 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자의 테스트 패턴 및 그의 형성 방법과 테스트 방법은 게이트에 연결된 콘텍의 불량, 소스 및 드레인 영역에 연결된 콘텍의 불량 및 콘텍들간의 연결하는 금속 배선의 불량을 별도의 패턴으로 테스트하여 테스트 시간을 증가시키고 테스트 패턴이 차지하는 면적을 증가시킨 일반적인 방법과 비교할 때, 게이트에 연결된 콘텍의 불량, 소스 및 드레인 영역에 연결된 콘텍의 불량 및 금속 배선의 불량을 동시에 테스트할 수 있으므로 테스트에 소요되는 시간을 줄일 수 있고, 테스트 패턴의 개수가 감소하여 테스트 패턴이 차지하는 면적을 줄여 다른 테스트 패턴을 추가할 수 있도록 하고, 콘텍이 연결되는 게이트를 소자 분리 영역 이나 활성 영역의 위에 다양하게 형성할 수 있어 더미(dummy) 영역으로 사용되는 부분을 활용할 수 있도록 하여 테스트 패턴이 차지하는 면적을 더욱 줄일 수 있고, 게이트 패턴과 활성 영역(또는, 소스/드레인 패턴)의 면적을 다양하게 구현하 여 콘텍 처리에 대한 마진(margin) 평가도 할 수 있도록 하는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 테스트 패턴의 실시예들을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 테스트 패턴의 평면도 및 단면도를 각각 나타낸다. 도 3b는 도 3a에 도시된 C-C'간을 절취한 단면도를 나타낸다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 의한 테스트 패턴의 평면도 및 단면도를 각각 나타낸다. 도 4b는 도 4a에 도시된 D-D'간을 절취한 단면도를 나타낸다.
도 3b 및 도 4b를 참조하면, 반도체 기판(360 및 460)은 활성 영역과 소자 분리 영역으로 정의된다. 일반적인 반도체 소자의 구조에서와 마찬가지로, 게이트 절연막(370 또는 470), 게이트(372 또는 472) 및 스페이서(374 또는 474)가 형성되어 있다. 소자 분리막(320 또는 480)은 소자 분리 영역에 형성되어 있다. 도 3a 및 도 3b에 도시된 실시예의 경우, 게이트 절연막(370), 게이트(372) 및 스페이서(374)는 소자 분리막(320)의 상부에 형성되어 있다. 그러나, 도 4a 및 도 4b에 도시된 실시예에서와 같이, 게이트 절연막(470), 게이트(472) 및 소자 분리막(474)은 활성 영역에 형성될 수도 있다.
제1 콘텍(330 또는 430)은 활성 영역에 형성된 소스 및 드레인 영역(380 또는 420)과 연결되어 있다. 제2 콘텍(332 또는 432)은 게이트(372 또는 472)와 연결 되며, 제1 콘텍(330 또는 430)에 이웃하여 형성되어 있다. 이 때, 도 3a 내지 도 4b에 도시된 바와 같이, 복수 개의 제1 콘텍들(330 또는 430)은 복수 개의 제2 콘텍(332 또는 432)과 교호로(alternatively) 체인(chain) 형태로 형성될 수 있다. 즉, 도 3a 및 도 3b를 참조하면, 활성 영역들에 형성되는 소스/드레인 패턴(380 및 382) 사이에 게이트 패턴(310)이 형성되고, 소스/드레인 패턴들(382 및 384) 사이에 게이트 패턴(312)이 형성되어 있으며, 전체적으로 소스/드레인 패턴과 게이트 패턴이 교대로 엇갈리는 체인 형태로 배치됨을 알 수 있다. 따라서, 활성 영역(380, 382 및 384)에 속하는 제1 콘텍(330)과 게이트 패턴(310 및 312)에 속하는 제2 콘텍(332)이 서로 이웃하는 체인 형태로 배치된다. 또한, 도 4a 및 도 4b를 참조하면, 활성 영역에 형성되는 소스/드레인 패턴들(420 및 422) 사이에 게이트 패턴(410)이 형성되고, 소스/드레인 패턴들(422 및 424) 사이에 게이트 패턴(412)이 형성되어 있으며, 전체적으로 소스/드레인 패턴과 게이트 패턴이 교대로 엇갈리는 체인 형태로 배치됨을 알 수 있다. 따라서, 소스/드레인 패턴(420, 422 및 424)에 속하는 제1 콘텍(430)과 게이트 패턴(410 및 412)에 속하는 제2 콘텍(432)이 서로 이웃하는 체인 형태로 배치된다.
본 발명의 일 실시예에 의하면, 테스트 패턴은 소스/드레인 패턴(380 또는 420) 한 개와 게이트 패턴(310 또는 410) 한 개만을 가질 수 있다.
본 발명의 다른 실시예에 의하면, 도 3a 및 도 3b에 도시된 바와 같이, 테스트 패턴은 서로 체인 형태로 엇갈리어 형성된 다수개의 소스/드레인 패턴(380, 382 및 384)과 다수개의 게이트 패턴(310 및 312)을 가질 수도 있다. 또한, 도 4a 및 도 4b에 도시된 바와 같이 테스트 패턴은 서로 체인 형태로 엇갈리어 형성된 다수개의 소스/드레인 패턴(420, 422 및 424)과 다수개의 게이트 패턴(410 및 412)을 가질 수도 있다.
한편, 도 3a 내지 도 4b에 도시된 바와 같이, 금속 배선(350 또는 450)은 인접한 콘텍들을 서로 연결하는 형태로 형성된다.
이하, 본 발명의 실시예에 의한 반도체 소자의 테스트 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 5는 본 발명에 의한 반도체 소자의 테스트 방법을 설명하기 위한 플로우차트이다.
먼저, 도 3a를 참조하면, 금속 배선(350)을 통해 연결된 제1 콘텍(330)과 제2 콘텍(322)간에 흐르는 전류(340)를 측정한다(제500 단계).
제500 단계 후에, 측정된 전류를 이용하여 제1 또는 제2 콘텍(330 또는 332) 자체의 불량 및 금속 배선(350)과 콘텍(330 또는 332)간의 연결 불량 중 적어도 하나를 테스트한다(제510 단계). 예를 들어, 측정된 전류를 제1 및 제2 콘텍들과 금속 배선이 연결된 경로의 저항값으로 환산하고, 환산된 저항값을 이용하여 불량을 테스트할 수 있다. 즉, 도 3a에 도시된 소스/드레인 패턴(380)에 속하는 두 개의 제1 콘텍들중 윗쪽의 제1 콘텍으로부터, 소스/드레인 패턴(384)에 속하는 두 개의 제1 콘텍들중 아래쪽의 제1 콘텍까지 경로의 저항값을 이용하여 도 3a에 도시된 모든 제1 및 제2 콘텍들(330 및 332)과 모든 금속 배선(350)의 불량을 테스트할 수 있다.
또는, 도 4a를 참조하면, 금속 배선(450)을 통해 연결된 제1 콘텍(430)과 제2 콘텍(432)간에 흐르는 전류(440)를 측정한다(제500 단계).
제500 단계 후에, 측정된 전류를 이용하여 제1 또는 제2 콘텍(430 또는 432) 자체의 불량 및 금속 배선(450)과 콘텍간의 연결 불량, 금속 배선(450)의 자체의 불량 중 적어도 하나를 테스트한다(제510 단계). 예를 들어, 측정된 전류를 제1 및 제2 콘텍들과 금속 배선이 연결된 경로의 저항값으로 환산하고, 환산된 저항값을 이용하여 불량을 테스트할 수 있다. 즉, 도 4a에 도시된 소스/드레인 패턴(420)에 속하는 두 개의 제1 콘텍들중 윗쪽의 제1 콘텍으로부터 소스/드레인 패턴(424)에 속하는 두 개의 제1 콘텍들중 아래쪽의 제1 콘텍까지 경로의 저항값을 이용하여 도 4a에 도시된 모든 제1 및 제2 콘텍들(430 및 432)과 모든 금속 배선(450)의 불량을 테스트할 수 있다.
본 발명에 의하면, 도 3a 내지 도 4b에 도시된, 게이트 패턴(310, 312, 410 및 412)과 소스/드레인 패턴(380, 382, 384, 420, 422 및 424)의 면적을 다양하게 구현할 수 있다. 이로 인해, 본 발명은 콘텍 처리에 대한 마진(margin) 평가도 할 수 있다.
또한, 어레이 형태로 구성된 소자와 동일하게 테스트 패턴을 구현할 수 있다. 즉, 도 3b 또는 도 4b에 도시된 단면의 상부에 적어도 하나의 레이어들을 어레이 형태로 적층하여 형성할 수 있으며, 이 경우 각 레이어는 하부로부터 상부 방향으로 순차적으로 형성된 층간 절연막(미도시), 콘텍(미도시) 및 금속 배선(미도시)을 갖는다.
따라서, 어레이 콘텍에 대한 취약 정도 및 문제 발생시 그 해당 지점을 보다 쉽게 찾을 수 있도록 한다. 예를 들어, 먼저 도 3b 또는 도 4b에 도시된 단면의 테스트를 통해 그 단면이 불량 여부를 테스트한다. 테스트한 결과를 통해 그 단면이 불량이 것으로 판단되면, 단면의 상부에 적층된 다른 레이어의 불량 여부를 테스트할 필요없이 반도체 소자의 불량을 결정할 수 있게 된다.
이하, 본 발명의 실시예에 의한 반도체 소자의 테스트 패턴 형성 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 6은 본 발명의 실시예에 의한 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 플로우차트이다.
먼저, 게이트(372 또는 472)를 형성한다(제600 단계). 즉, 도 3b에 도시된 바와 같이, 반도체 기판(360)에 트렌치를 형성하고, 트렌치에 절연물을 매립하여 소자 분리막(320)을 형성한 후, 소자 분리막(320)의 상부에 게이트 절연막(370), 게이트(372) 및 스페이서(374)를 순차적으로 형성한다. 이후, 소자 분리막(320) 사이의 활성 영역에 불순물 이온을 주입하여 소스 및 드레인 영역(380)을 형성한다. 또한, 도 4b에 도시된 바와 같이, 반도체 기판(460)에 트렌치를 형성하고, 트렌치에 절연물을 매립하여 소자 분리막(480)을 형성한 후, 소자 분리막(480)의 사이의 활성 영역에 게이트 절연막(474), 게이트(472) 및 스페이서(474)를 순차적으로 형성한다. 이후, 스페이서(474)를 형성하기 이전 또는 이후에 게이트(472) 및/또는 스페이서(474)를 이온 주입 마스크로 이용하여 활성 영역에 불순물 이온을 주입하여 소스 및 드레인 영역(420, 422 및 424)을 형성한다. 게이트 절연막(370 또는 470), 게이트(372 또는 472) 및 스페이서(374 또는 474)를 형성하는 공정을 일반적이므로, 상세한 설명은 생략한다.
제600 단계 후에, 도 3a 및 도 3b를 참조하면, 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에서, 활성 영역에 형성된 소스 및 드레인 영역에 해당하는 소스/드레인 패턴(380, 382 및 384)에 제1 콘텍(330)을 형성한다(제610 단계). 도 4a 및 도 4b를 참조하면, 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에서, 활성 영역에 형성된 소스 및 드레인 영역에 해당하는 소스/드레인 패턴(420, 422 및 424)에 제1 콘텍(430)을 형성한다(제610 단계).
제610 단계 후에, 게이트(372 또는 472)와 연결되며, 제1 콘텍(330 또는 430)에 이웃하여 제2 콘텍(332 또는 432)을 형성한다(제620 단계). 본 발명에 의하면, 도 3a 내지 도 4b에 도시된 바와 같이, 제1 콘텍(330 또는 430)을 복수 개로 형성하고, 제1 콘텍(330 또는 430)과 교호로 체인 형태로 제2 콘텍(332 또는 432)을 복수 개로 형성한다.
제620 단계 후에, 이웃하는 제1 콘텍(330 또는 430)과 제2 콘텍(332 또는 432)을 연결하는 금속 배선(350 또는 450)을 형성한다(제630 단계).
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 및 도 1b는 일반적인 반도체 소자의 테스트 패턴의 일 례를 설명하기 위한 평면도 및 단면도를 각각 나타낸다.
도 2a 및 도 2b는 일반적인 반도체 소자의 테스트 패턴의 다른 례를 설명하기 위한 평면도 및 단면도를 각각 나타낸다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 테스트 패턴의 평면도 및 단면도를 각각 나타낸다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 의한 테스트 패턴의 평면도 및 단면도를 각각 나타낸다.
도 5는 본 발명에 의한 반도체 소자의 테스트 방법을 설명하기 위한 플로우차트이다.
도 6은 본 발명의 실시예에 의한 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 플로우차트이다.
* 도면의 주요부분에 대한 부호의 설명
360, 460 : 반도체 기판 320, 420 : 소자 분리막
330, 430 : 제1 콘텍 332, 432 : 제2 콘텍
350, 450 : 금속 배선

Claims (9)

  1. 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에서, 상기 활성 영역에 형성된 소스 및 드레인 영역과 연결된 제1 콘텍;
    게이트와 연결되며, 상기 제1 콘텍에 이웃하여 형성된 제2 콘텍; 및
    상기 제1 콘텍과 상기 제2 콘텍을 연결하는 금속 배선을 구비하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  2. 제1 항에 있어서, 상기 게이트는 상기 활성 영역에 형성되어 있는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 제1 항에 있어서, 상기 게이트는 상기 소자 분리 영역에 형성되어 있는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  4. 제1 항에 있어서, 복수 개의 상기 제1 콘텍은 복수 개의 상기 제2 콘텍과 교호로 체인 형태로 형성되고, 상기 금속 배선은 이웃하는 콘텍들을 서로 연결하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  5. 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에서, 상기 활성 영역에 형성된 소스 및 드레인 영역과 연결된 제1 콘텍, 게이트와 연결되며 상기 제1 콘텍에 이웃하여 형성된 제2 콘텍 및 상기 제1 콘텍과 상기 제2 콘텍을 연결하는 금속 배선을 갖는 테스트 패턴을 이용한 반도체 소자의 테스트 방법에 있어서,
    상기 금속 배선을 통해 연결된 상기 제1 콘텍과 상기 제2 콘텍 간에 흐르는 전류를 측정하는 단계; 및
    상기 측정된 전류를 이용하여 상기 제1 또는 상기 제2 콘텍 자체의 불량 및 상기 금속 배선의 연결 불량 중 적어도 하나를 테스트하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  6. 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에서, 상기 활성 영역에 형성된 소스 및 드레인 영역과 연결된 제1 콘텍을 형성하는 단계;
    게이트와 연결되며, 상기 제1 콘텍에 이웃하여 제2 콘텍을 형성하는 단계; 및
    상기 제1 콘텍과 상기 제2 콘텍을 연결하는 금속 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  7. 제6 항에 있어서, 상기 테스트 패턴 형성 방법은
    상기 게이트를 상기 활성 영역에 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  8. 제6 항에 있어서, 상기 테스트 패턴 형성 방법은
    상기 게이트를 상기 소자 분리 영역에 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  9. 제6 항에 있어서, 상기 제1 콘텍을 복수 개로 형성하고, 상기 상기 제1 콘텍과 교호로 체인 형태로 상기 제2 콘텍을 복수 개로 형성하고, 이웃하는 상기 콘텍들을 서로 연결하도록 상기 금속 배선을 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
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