CN103579193B

CN103579193B - 一种半导体器件的漏电测试结构及测试方法

Info

Publication number: CN103579193B
Application number: CN201210279111.1A
Authority: CN
Inventors: 彭冰清
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-08-07
Filing date: 2012-08-07
Publication date: 2016-04-06
Anticipated expiration: 2032-08-07
Also published as: CN103579193A

Abstract

本发明涉及一种半导体器件的漏电测试结构，包括：氧化物材料层；位于所述氧化物材料层上方的至少一个接触孔；位于接触孔上方的第一金属层，所述第一金属层包括至少一个第一导电沟槽和至少一个第二导电沟槽，第一导电沟槽和所述接触孔电连接；位于所述第一金属层上方的第二金属层，所述第二金属层具有至少一个第一导电梳状结构和至少一个第二导电梳状结构，所述第一导电梳状结构具有至少一个第一导电梳齿，所述第二导电梳状结构具有至少一个第二导电梳齿，所述第一导电梳齿和所述第一导电沟槽通过第一通孔电连接，第二导电梳齿和第二导电沟槽通过第二通孔电连接。本发明消除了测试的其他影响因素，为更小尺寸器件的检测提供标准以及检测方法。

Description

一种半导体器件的漏电测试结构及测试方法

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的漏电测试结构及测试方法。

背景技术

随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的时钟速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。这些改进对于单个器件的寿命影响非常大，可能造成局部区域的脆弱性增加、功率密度的提高、器件的复杂性增加以及引入新的失效机制，同时较小的容错空间意味着寿命问题必须在设计的一开始就必须考虑，并且在器件的开发和制造过程中一直进行监控和测试，一直到最终产品的完成。

目前对半导体器件的监控和测试一般包括对具有特定封装形式的器件进行各种电学性能测试和工艺可靠性测试，目前大都采用静态随即存取存储器（简称为静态随机存储器或者StaticRAM，SRAM）作为评估电学性能的测试平台，随着SRAM单元尺寸变的越来越小，特别是当器件尺寸降到28nm级别时，在后段制程中金属尺寸以及空隙大小对于器件制备中超低K材料的使用以及空隙的填充具有关键影响，SRMM测试结构通常如图1所示，所述测试可以很容易发现电流泄露问题，但是在判断那一层出现问题导致电流泄漏时变的非常困难，从第一金属层底部到接触孔之间的空隙也可能会导致电流泄露，但是对于28nm级别器件现有技术中没有对第一金属层底部到接触孔之间的空隙进行检测的方法，而且对于所述空隙大小的定义也没有标准和规则。

现有技术中还可以选用梳状和梳状交错（Combtocombstructure）结构进行测试，所述测试是通过所述Combtocomb结构中梳齿之间的电容来确定是否发生击穿、电流泄露问题，但是所述方法仅仅适用于同层之间的测试，因此所述方法的适用收到很大的限制。

现有技术中的各种测试方法都存在很多问题，或适用性太差或者测试过程中的其他影响因素较多，很难对测试结果进行分析评价，得不到准确测试结果，因此，需要有更加有效地测试结构及方法，以保证在器件测试过程中的稳定性。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的漏电测试结构，包括：

氧化物材料层；

位于所述氧化物材料层上方的至少一个接触孔；

位于所述至少一个接触孔上方的第一金属层，所述第一金属层包括至少一个第一导电沟槽和至少一个第二导电沟槽，其中所述第一导电沟槽和所述接触孔电连接；

位于所述第一金属层上方的第二金属层，所述第二金属层具有至少一个第一导电梳状结构和至少一个第二导电梳状结构，所述第一导电梳状结构具有至少一个第一导电梳齿，所述第二导电梳状结构具有至少一个第二导电梳齿，所述第一导电梳状结构与第二导电梳状结构相对设置，并且所述第一导电梳齿和所述第二导电梳齿相互交错，其中，所述第一导电梳齿和所述第一导电沟槽通过第一通孔电连接，所述第二导电梳齿和所述第二导电沟槽通过第二通孔电连接。

作为优选，所述第一导电沟槽和第二导电沟槽之间的距离大于或等于0.1um。

作为优选，所述第一导电梳齿和所述第二导电梳齿之间的距离大于或等于0.1um。

作为优选，所述第一导电沟槽和第二导电沟槽的面积大于或等于0.1um²。

作为优选，所述第一导电梳齿和所述第二导电梳齿的宽度大于或等于0.3um。

本发明还提供了一种基于上述漏电测试结构的测试方法，包括：改变所述接触孔和所述第二导电沟槽之间距离，同时测定每个距离下所述第一导电梳状结构和第二导电梳状结构之间的电容，以此确定所述接触孔和所述第二导电沟槽之间的安全距离。

作为优选，所述方法应用于与时间相关电介质击穿的相关测试。

作为优选，所述方法中可以任意选择第二金属层中的多个导电梳齿进行测试。

本发明所述测试结构为了避免其他因素的影响，将所述的接触孔设置于氧化物材料层上，从而消除现有技术中可能会对测量结果造成影响的隐患，采用梳状和梳状交错（Combtocombstructure）结构来测试不同层之间的漏电情况，同时进一步对所述的结构中的导电沟槽的大小进行限定，从而消除了现有技术中可能引起漏电的因素，从而使得测量过程更加容易控制、找出漏电位置。

本发明所述方法通过测量所述接触孔和所述第二导电沟槽之间距离，不同距离之间电容的变化，从而找到在该结构中甚至在更小的纳米尺寸的器件中所述接触孔和所述第二导电沟槽之间的安全距离，为更小尺寸器件的检测提供标准以及检测方法。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为现有技术中SRAM测试结构示意图；

图2为现有技术中Combtocomb测试结构示意图；

图3为本发明所提供的测试结构俯视图;

图4为图3测试结构沿A-A1的剖面示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述图像传感器以及制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

本发明提供了一种半导体器件的漏电测试结构，包括：

氧化物材料层；

位于所述氧化物材料层上方的至少一个接触孔；

具体地，下面结合图3和图4对本发明的漏电测试结构做进一步的说明，其中图4为图3沿A-A1线的剖面图，如图3所示，本发明所述的漏电测试结构中位于最底层的为氧化物材料层，在所述图3中并未示出，所述测试结构还包括位于所述氧化物金属层上的接触孔101，所述接触孔可以含有多个，本发明的图3和图4仅为所示测试结构的部分，因此仅给出了一个接触孔。

位于所述接触孔101上方的为第一金属层，所述第一金属层的形成方法可以为在所述介电质中形成开口，然后沉积填充金属材料，最后进行平坦化，在所述第一金属层中形成第一导电沟槽102和第二导电沟槽104，所述第一导电沟槽102和第二导电沟槽104的大小和形状可以不一样，其中，所述的第一导电沟槽102与所述的接触孔101电连接。

如图4所示，所述测试结构还包括第二金属层，所述第二金属层位于第一金属层上方，所述第二金属层中由至少两个导电的梳状结构形成，每个梳状结构均有横杠以及梳齿组成，并且所述两个导电的梳状结构相对设置，其中的梳齿相互交错但不接触，形成梳状和梳状交错（Combtocombstructure）结构，具体地，如图3所示，所述测试结构中包括由第一导电梳状结构由第一横杠108和第一导电梳齿106组成，第二导电梳状结构由第二横杠109和第二导电梳齿107组成，所述第一导电梳齿106和第二导电梳齿107相互交错，所述测试结构可以包含多个这样的重复单元，本发明的图示仅仅是示例性的。其中，所述第一导电沟槽与所述第一导电梳齿电连接，在本发明中所述第一导电沟槽102与所述第一导电梳齿106通过位于两者之间的第一通孔103电连接，同样，所述第二导电沟槽104与所述第二导电梳齿107通过位于两者之间的第二通孔105电连接。

本发明所述测试结构为了避免其他因素的影响，例如现有技术中图1所示的测试结构中，所述接触孔与栅极GT之间以及通孔与源区AA都可能会引起漏电，因此在本发明中将所述的接触孔设置于氧化物材料层上，从而消除现有技术中可能会对测量结果造成影响的隐患。

作为优选，在本发明中为了进一步确保所述测量结果的准确以及消除其他因素的影响，还对所述每个金属层中沟槽以及梳齿之间的距离以及大小进行了限定，如图4所示，所述第一导电沟槽102和第二导电沟槽104之间的距离应该足够大，不会对本发明的测试结果造成影响，在本发明的一具体实施方式中所述第一导电沟槽102和第二导电沟槽104之间的距离不小于0.1um；同样，在所述第二金属层中的梳齿之间的具体也应该足够大，以保证不会对测量结果造成影响，在本发明的一具体实施方式中，所述第一导电梳齿106和第二导电梳齿之间的距离不小于0.1um。

进一步的，同时为了避免由于尺寸缩小引起填充时会造成的空隙、缝隙问题，在本发明中通过控制所述导电沟槽和导电梳齿的大小进一步避免可能由所述空隙造成的影响，在所述测试结构中所述呈方形的导电沟槽要足够大，例如本发明中所述第一导电沟槽和第二导电沟槽的面积足够大，在一具体实施方式中所述第一导电沟槽和第二导电沟槽的面积大于或等于0.1um²；同理在本发明中对于所述呈长条状的导电沟槽，例如在本发明中所述的第一导电梳齿和所述第二导电梳齿其宽度要足够大，在一具体实施方式中所述第一导电梳齿和所述第二导电梳齿的宽度大于或等于0.3um。

本发明还提供了一种基于所述漏电测试结构的测试方法，包括：改变所述接触孔和所述第二导电沟槽之间距离，同时测定每个距离下所述第一导电梳状结构和第二导电梳状结构之间的电容，以此确定所述接触孔和所述第二导电沟槽之间的安全距离。

具体地，在本发明中通过改变所述接触孔和所述第二导电沟槽之间距离，如图4中箭头之间所示的距离，通过该距离的改变来测试所述梳状结构中的电容，通过不同距离之间电容的变化从而找到在该结构中甚至更小的纳米尺寸器件中，所述接触孔和所述第二导电沟槽之间的安全距离，为更小尺寸器件的检测提供标准以及检测方法。

本发明所述的检测结构以及方法并不仅仅局限于所述列举的示例，还可以进一步扩展到其他测试领域，例如本发明所述测试结构和方法还可以应用于与时间相关电介质击穿的相关测试。

本发明所述检测方法可以根据需要更加灵活设置，例如在本发明所述方法中可以任意选择第二金属层中多个梳齿进行测试，可以任意选取所述结构中重复的单元进行测试，并不局限于实施例部分。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的漏电测试结构，包括：

氧化物材料层；

位于所述氧化物材料层上方的至少一个接触孔；

2.根据权利要求1所述的漏电测试结构，其特征在于，所述第一导电沟槽和第二导电沟槽之间的距离大于或等于0.1um。

3.根据权利要求1所述的漏电测试结构，其特征在于，所述第一导电梳齿和所述第二导电梳齿之间的距离大于或等于0.1um。

4.根据权利要求1所述的漏电测试结构，其特征在于，所述第一导电沟槽和第二导电沟槽的俯视面积大于或等于0.1um²。

5.根据权利要求1所述的漏电测试结构，其特征在于，所述第一导电梳齿和所述第二导电梳齿的宽度大于或等于0.3um。

6.一种基于权利要求1至5之一所述漏电测试结构的测试方法，包括：改变所述接触孔和所述第二导电沟槽之间距离，同时测定每个距离下所述第一导电梳状结构和第二导电梳状结构之间的电容，以此确定所述接触孔和所述第二导电沟槽之间的安全距离。

7.根据权利要求6所述的方法，其特征在于，所述方法应用于与时间相关电介质击穿的相关测试。

8.根据权利要求6所述的方法，其特征在于，所述方法中可以任意选择第二金属层中的多个导电梳齿进行测试。