CN104465614B - 测试结构和对应的测试方法 - Google Patents

Abstract

一种测试结构和对应的测试方法，所述测试结构包括：MOS晶体管的栅极结构通过二极管与第一互连线相连接，且分别与MOS晶体管的源区、漏区、半导体衬底相连的第二互连线、第三互连线、第四互连线和所述第一互连线都位于第一层间介质层表面的第一金属层内，且利用浅沟槽隔离结构表面的多晶硅互连层，使得第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连接。由于所述测试结构只需要形成一层层间介质层和金属层，结构简单，从而使得检测成本降低，且测试结果精确。

Description

测试结构和对应的测试方法

技术领域

本发明涉及半导体测试技术，特别涉及一种测试结构和对应的测试方法。

背景技术

随着半导体技术的不断发展，MOS晶体管的栅氧化层的厚度也随着器件尺寸的不断下降而降低。栅氧化层不断向薄膜方向发展，而工作电压却不宜一直降低，在较高的电场强度下，势必使栅氧化层完整性（Gate Oxide Integrity，GOI）成为一个突出的问题。栅氧化层完整性不好将会引起MOS晶体管电学参数不稳定，如：阈值电压漂移、跨导下降、漏电流增加等，进一步可引起栅氧的击穿，导致器件的失效，使得整个集成电路陷入瘫痪状态。因此，多年来检测栅氧化层完整性始终是集成电路可靠性研究领域关注的热点。

现有技术通常采用与时间相关的介质击穿测试（TDDB）或斜坡电压（Vramp）测试来评估栅氧化层完整性。将MOS晶体管的源极、漏极和衬底接地，通过在MOS晶体管的栅极施加测试电压，来评估栅氧化层完整性。请参考图1，为了提高测试结果的精确性，现有技术的测试结构通常需要对若干个MOS晶体管10同时测试，且为了避免互连线路的交叉，连接MOS晶体管10栅极的第一金属互连线20位于第一层间介质层表面；连接MOS晶体管10的源极、漏极的第二金属互连线30位于第二层间介质层表面；连接MOS晶体管的衬底的第三金属互连线40位于第三层间介质层表面。但利用现有的测试结构的测试成本较高，且测试结果并不精确。

发明内容

本发明解决的问题是提供一种测试结构和对应的测试方法，结构简单，测试成本低，且最终的测试结果精确。

为解决上述问题，本发明提供一种测试结构，包括：半导体衬底，位于半导体衬底表面的若干MOS晶体管，所述MOS晶体管包括位于半导体衬底表面的栅极结构和位于栅极结构两侧的源区和漏区；位于半导体衬底内的浅沟槽隔离结构，利用所述浅沟槽隔离结构将所述MOS晶体管相隔离；位于所述浅沟槽隔离结构表面的多晶硅互连层；位于所述半导体衬底表面且覆盖MOS晶体管和多晶硅互连层的第一层间介质层；位于所述第一层间介质层内且位于MOS晶体管的栅极结构表面的第一导电插塞，位于所述第一层间介质层内且位于MOS晶体管的源区表面的第二导电插塞，位于所述第一层间介质层内且位于MOS晶体管的漏区表面的第三导电插塞，位于所述第一层间介质层内且位于半导体衬底表面的第四导电插塞和位于所述第一层间介质层内且位于多晶硅互连层表面的第五导电插塞；位于所述第一层间介质层表面的第一金属层，所述第一金属层包括第一互连线、第二互连线、第三互连线和第四互连线；每一个MOS晶体管的栅极结构通过第一导电插塞、二极管与第一互连线相连接，每一个MOS晶体管的源区通过第二导电插塞与第二互连线相连接，每一个MOS晶体管的漏区通过第三导电插塞与第三互连线相连接，所述半导体衬底通过第四导电插塞与第四互连线相连接，且所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置位于所述多晶硅互连层的正上方，所述第一互连线或第二互连线、第三互连线、第四互连线利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞相连接，使得在相交的位置，第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连接。

可选的，所述栅极结构为多晶硅栅极结构，所述多晶硅栅极结构包括位于半导体衬底表面的栅氧化层和位于栅氧化层表面的多晶硅栅电极，所述多晶硅栅电极与多晶硅互连层同时形成。

可选的，所述二极管的正极与第一导电插塞相连接，所述二极管的负极与第一互连线相连接。

可选的，所述二极管的负极与第一导电插塞相连接，所述二极管的正极与第一互连线相连接。

可选的，在所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置，所述第一互连线断开且所述第一互连线断开的两个端点位于多晶硅互连层的正上方，利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞将断开的第一互连线电连接。

可选的，在所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置，所述第二互连线、第三互连线或第四互连线断开且所述第二互连线、第三互连线或第四互连线断开的两个端点位于多晶硅互连层的正上方，利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞将断开的所述第二互连线、第三互连线或第四互连线电连接。

可选的，所述第二互连线、第三互连线、第四互连线三者的版图相交的位置位于多晶硅互连层的正上方，所述第二互连线、第三互连线、第四互连线利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞相连接，使得第二互连线、第三互连线、第四互连线版图相交但不电连接。

本发明还提供了一种测试方法，包括：提供所述测试结构；在第一互连线和第二互连线、第三互连线、第四互连线之间施加测试电压，直到第一金属层与多晶硅互连层之间的第一层间介质层或栅介质层被击穿；在所述第一互连线和第二互连线、第三互连线、第四互连线之间施加工作电压，所述工作电压的下降方向与二极管的导通方向相反，通过测得所述第一互连线的漏电流，判断第一金属层和多晶硅互连层之间的第一层间介质层是否被击穿。

可选的，若所述测试结构中MOS晶体管的数量为N，当所述第一互连线测得的漏电流等于二极管反向漏电流的N倍时，表明第一金属层和多晶硅互连层之间未被击穿；当所述第一互连线测得的漏电流大于二极管反向漏电流的N倍时，表明第一金属层和多晶硅互连层之间被击穿。

可选的，还包括：当测得第一金属层和多晶硅互连层之间的第一层间介质层被击穿后，通过调整半导体制作工艺，避免第一金属层和多晶硅互连层之间的第一层间介质层先于栅介质层被击穿，再利用所述测试结构测试栅介质层完整性。

可选的，测试栅介质层完整性的测试方法包括：与时间相关的介质击穿测试和斜坡电压测试。

可选的，在所述第一互连线和第二互连线、第三互连线、第四互连线之间施加测试电压的测试方法包括：与时间相关的介质击穿测试和斜坡电压测试。

与现有技术相比，本发明的技术方案具有以下优点：

由于MOS晶体管的栅极结构通过二极管与第一互连线相连接，且分别与MOS晶体管的源区、漏区、半导体衬底相连的第二互连线、第三互连线、第四互连线和所述第一互连线都位于第一层间介质层表面的第一金属层内，且利用浅沟槽隔离结构表面的多晶硅互连层，使得第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连接，由于所述测试结构只需要形成一层层间介质层和金属层，结构简单，从而使得检测成本降低。

且利用二极管的单向导通特性，在所述第一互连线和第二互连线、第三互连线、第四互连线之间施加工作电压，所述工作电压的下降方向与二极管的导通方向相反，通过测得第一互连线的漏电流大小，可以判断第一金属层与多晶硅互连层之间的第一层间介质层是否被击穿，从而可以避免在栅介质层完整性测试时，第一金属层与多晶硅互连层之间的第一层间介质层先于栅介质层被击穿，从而使得测试结果精确。

附图说明

图1是现有技术的测试结构的结构示意图；

图2是本发明实施例的测试结构的结构示意图；

图3是图2中MOS晶体管区域和第一互连线与第二互连线的版图相交位置的剖面结构示意图；

图4是本发明实施例的测试结构和现有技术的测试结构测得的击穿电压的分布图。

具体实施方式

由于现有的测试结构至少需要形成三层层间介质层和三层金属互连线，制作工艺较为复杂，使得测试成本较高。同时，由于现有技术通常在浅沟槽隔离结构的表面形成多晶硅互连层，利用所述多晶硅互连层作为金属互连结构的补充，有利于在不增加层间介质层层数的情况下，增加器件集成度。但由于第一层间介质层的厚度也在不断缩小，且目前用于互连的金属层的材料通常为铜，采用大马士革工艺在第一层间介质层内形成第一金属层，使得第一金属层底部到多晶硅互连层表面之间的间距变得更小，第一金属层与多晶硅互连层之间容易发生击穿，甚至栅介质层未被击穿时，所述第一金属层与多晶硅互连层之间的第一层间介质层已被击穿。为了避免最终获得的击穿电压等测试结果不是栅介质层对应的击穿电压，需要先对第一金属层与多晶硅互连层之间的第一层间介质层的抗击穿能力进行测试。

因此，本发明提供了一种测试结构和对应的测试方法，MOS晶体管的栅极结构通过二极管与第一互连线相连接，且分别与MOS晶体管的源区、漏区、半导体衬底相连的第二互连线、第三互连线、第四互连线和所述第一互连线都位于第一层间介质层表面的第一金属层内，且利用浅沟槽隔离结构表面的多晶硅互连层，所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置位于所述多晶硅互连层的正上方，所述第一互连线或所述第二互连线、第三互连线、第四互连线利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞相连接，使得第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连接。利用所述测试结构只需要形成一层层间介质层和金属层，结构简单，从而使得检测成本降低，同时利用所述测试结构可以先检测出第一金属层与多晶硅互连层之间的第一层间介质层的抗击穿能力，避免在栅介质层完整性测试时，第一金属层与多晶硅互连层之间的第一层间介质层先于栅介质层被击穿，从而使得测试结果精确。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例首先提供了一种测试结构，请一并参考图2、图3和图4，图2为所述测试结构的结构示意图，图3为图2中的MOS晶体管区域和第一互连线151与第二互连线152的版图相交位置的剖面结构示意图，具体包括：

半导体衬底100，位于半导体衬底100表面的若干MOS晶体管110，所述MOS晶体管110包括位于半导体衬底100表面的栅极结构111和位于栅极结构111两侧的源区115和漏区116，所述栅极结构111包括：位于半导体衬底100表面的栅介质层112和位于栅介质层112表面的栅电极113；

位于半导体衬底100内的浅沟槽隔离结构105，利用所述浅沟槽隔离结构105将所述MOS晶体管110相隔离；

位于所述浅沟槽隔离结构105表面的多晶硅互连层120；

位于所述半导体衬底100表面且覆盖MOS晶体管110和多晶硅互连层120的第一层间介质层130；

位于所述第一层间介质层130内且位于MOS晶体管的栅极结构111表面的第一导电插塞141，位于所述第一层间介质层130内且位于MOS晶体管的源区115表面的第二导电插塞142，位于所述第一层间介质层130内且位于MOS晶体管的漏区116表面的第三导电插塞143，位于所述第一层间介质层130内且位于半导体衬底100表面的第四导电插塞144和位于所述第一层间介质层130内且位于多晶硅互连层120表面的第五导电插塞145；

位于所述第一层间介质层130表面的第一金属层，所述第一金属层包括第一互连线151、第二互连线152、第三互连线153和第四互连线154；

每一个MOS晶体管的栅极结构111通过第一导电插塞141与第五互连线155相连接，且所述第五互连线155通过二极管160与第一互连线151相连接，所述二极管160的正极与第一互连线151电连接，所述二极管160的负极与所述第五互连线155电连接，每一个MOS晶体管的源区115通过第二导电插塞142与第二互连线152相连接，每一个MOS晶体管的漏区116通过第三导电插塞143与第三互连线153相连接，所述半导体衬底100通过第四导电插塞144与第四互连线154相连接，且在所述第一互连线151与第二互连线152、第三互连线153的版图相交的位置，所述第一互连线151断开且所述第一互连线151断开的两个端点位于多晶硅互连层120的正上方（请参考图3），所述第一互连线151与多晶硅互连层120和位于多晶硅互连层120表面的第五导电插塞145相连接，使得所述断开的第一互连线151重新电连接，使得第一互连线151与第二互连线152、第三互连线153版图相交但不电连接。

为了能提高测试结果的准确度，现有的测试结构通常对多个MOS晶体管的栅介质层进行栅介质层完整性测试，即对栅介质层进行击穿测试，从而消除测试单个MOS晶体管可能存在的误差。但多个MOS晶体管会增加互连线布图的复杂程度，与MOS晶体管的栅极结构、源区、漏区、半导体衬底电连接的互连线会不可避免地交错在一起。为了避免与MOS晶体管的栅极结构、源区、漏区、半导体衬底电连接的互连线交错在一起发生短路，现有技术通常将与MOS晶体管的栅极结构、源区、漏区、半导体衬底电连接的互连线设置在不同的金属层，但这样会增加层间介质层和金属层的形成数量，提高了测试结构的形成复杂度，提高了测试成本。为此，本发明在第一互连线、第二互连线、第三互连线、第四互连线的版图两两相交的位置，利用位于浅沟槽隔离结构表面的多晶硅互连层与第一金属层的第一互连线、第二互连线、第三互连线或第四互连线相连接，第一互连线、第二互连线、第三互连线、第四互连线其中一条断开，并利用多晶硅互连层和位于所述多晶硅互连层表面的第五导电插塞将断开的互连线的两端相连接，从而使得第一互连线、第二互连线、第三互连线、第四互连线的版图即使交叉也不会电连接，不会发生短路。

在本实施例中，请参考图2，所述第二互连线152和第三互连线153都位于第一金属层内，当所述第一互连线151与第二互连线152、第三互连线153的版图相交时，第一互连线151断开，并利用多晶硅互连层120和位于所述多晶硅互连层120表面的第五导电插塞145将断开的第一互连线151的两端重新电连接。

图3示出了第一互连线151与第二互连线152在版图相交的位置的剖面结构示意图，本发明以图3为例对第一互连线151与第二互连线152、第三互连线153版图相交位置的具体剖面结构做详细的说明。其中，与第二互连线152、第三互连线153的版图相交的位置的第一互连线151断开，第一互连线151断开的两个端点位于浅沟槽隔离结构105表面的多晶硅互连层120的正上方，并利用对应位置的多晶硅互连层120和位于表面的第五浅沟槽隔离结构120将断开的第一互连线151重新电连接，且所述第二互连线152或第三互连线153横跨对应的多晶硅互连层120的正上方。在本实施例中，所述第一互连线151断开的两个端点到第二互连线152、第三互连线153之间的距离大于多晶硅互连层120到正上方的第二互连线152、第三互连线153之间的距离，即使第一互连线151与第二互连线152、第三互连线153发生击穿，击穿的位置也只可能位于多晶硅互连层120和正上方的第二互连线152、第三互连线153之间，从而可以测试第一金属层与多晶硅互连层之间的第一层间介质层的抗击穿能力。

在本实施例中，所述第一互连线151与第二互连线152、第三互连线153相交但与第四互连线154不相交。在其他实施例中，当所述第一互连线与第四互连线也相交时，所述第一互连线断开且所述第一互连线断开的两个端点位于多晶硅互连层的正上方，所述第一互连线与多晶硅互连层和位于多晶硅互连层表面的第五导电插塞相连接，使得所述断开的第一互连线重新电连接，使得第一互连线与第四互连线版图相交但不电连接。

在其他实施例中，当所述第二互连线、第三互连线、第四互连线的版图相交时，所述第二互连线、第三互连线、第四互连线三者的版图相交的位置也位于多晶硅互连层的正上方，所述第二互连线、第三互连线、第四互连线利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞相连接，使得第二互连线、第三互连线、第四互连线版图相交但不电连接。

在其他实施例中，所述四种互连线任意一条完全位于第一金属层内，在所述互连线与其他互连线位置相交时，其他的互连线在版图相交的位置断开，并通过浅沟槽隔离结构表面的多晶硅互连层重新电连接使得不同的互连线相交但不电连接。在其中一个实施例中，所述第一互连线完全位于第一金属层内，在第一互连线与第二互连线、第三互连线或第四互连线位置相交时，第二互连线、第三互连线和第四互连线在版图相交的位置断开，并通过浅沟槽隔离结构表面的多晶硅互连层重新电连接使得不同的互连线相交但不电连接。

由于相交的位置通过浅沟槽隔离结构表面的多晶硅互连层使得位于同一金属层的不同互连线可以版图相交但不电连接，因此本发明的测试结构只需形成一层金属层即可顺利实现布线，测试结构的结构简单，从而使得检测成本降低。

在本实施例中，每一个MOS晶体管的栅极结构111通过第一导电插塞141、第五互连线155、二极管160与第一互连线151相连接，所述二极管160的正极与第一互连线151电连接，所述二极管160的负极与第五互连线155、第一导电插塞141电连接，使得后续在MOS晶体管的栅介质层两侧施加工作电压或测试电压时，只能单向导通，从而可以判断后续测得的漏电流为流经栅介质层的击穿漏电流或多晶硅互连层与正上方的互连线之间的击穿漏电流。

在其他实施例中，所述二极管的方向也可以相反，所述二极管的负极与第一互连线电连接，所述二极管的正极与第五互连线、第一导电插塞电连接。

在本实施例中，所述栅极结构111为多晶硅栅极结构，所述栅介质层112为栅氧化层，所述栅电极113为多晶硅栅电极，位于浅沟槽隔离结构105表面的多晶硅互连层120与所述多晶硅栅电极同时形成，所述多晶硅互连层120与所述多晶硅栅电极的材料、厚度相同，所述测试结构用于对MOS晶体管的栅氧化层完整性进行测试。

在其他实施例中，所述栅极结构也可以为金属栅极结构，所述栅介质层为高K栅介质层，所述栅电极为金属栅电极，所述测试结构用于对MOS晶体管的高K栅介质层完整性进行测试。

在本实施例中，所述第二互连线152和第三互连线153电学隔离。在其他实施例中，所述与MOS晶体管的源区相连接的第二互连线和与MOS晶体管的漏区相连接的第三互连线两者之间也可以电连接，即为同一条互连线，以同时控制源区和漏区的电压。

本发明实施例还提供了一种利用上述测试结构的测试方法，包括：

提供测试结构；

在第一互连线和第二互连线、第三互连线、第四互连线之间施加测试电压，直到第一金属层与多晶硅互连层之间的第一层间介质层或栅介质层被击穿；

在所述第一互连线和第二互连线、第三互连线、第四互连线之间施加工作电压，所述工作电压的下降方向与二极管的导通方向相反，通过测得所述第一互连线的漏电流，判断第一金属层和多晶硅互连层之间的第一层间介质层是否被击穿。

具体的，请参考图2，先在所述第一互连线151和第二互连线152、第三互连线153、第四互连线154之间施加测试电压，直到第一金属层与多晶硅互连层120之间的第一层间介质层130或栅介质层113被击穿。

所述在第一互连线151和第二互连线152、第三互连线153、第四互连线154之间施加测试电压的测试方法包括：与时间相关的介质击穿测试和斜坡电压测试。

在本实施例中，所述施加测试电压进行测试的方法为与时间相关的介质击穿测试。由于第一互连线151与栅极结构113相连接，第二互连线152与源区115相连接，第三互连线153与漏区116相连接，第四互连线154与半导体衬底100相连接，且所述二极管160的正极与第一互连线151电连接，所述二极管160的负极与第五互连线155、第一导电插塞141电连接，在第一互连线151施加测试电压，所述测试电压为MOS晶体管工作电压的1.5倍～1.8倍，所述第二互连线152、第三互连线153、第四互连线154接地。

在其他实施例中，也可以采用斜坡电压测试的方式对第一互连线和第二互连线、第三互连线、第四互连线之间施加测试电压，所述第二互连线、第三互连线、第四互连线接地，即所述MOS晶体管的源区、漏区和对应的半导体衬底接地，对所述第一互连线施加逐渐增大的斜坡电压。

由于第一金属层与多晶硅互连层之间的第一层间介质层也容易被击穿，因此，当第一互连线151发现漏电流增大时，即发生击穿时，可能是由于MOS晶体管的栅介质层被击穿，也可能是由于第一金属层与多晶硅互连层之间的第一层间介质层被击穿。为此，需要首先确定第一金属层与多晶硅互连层之间的第一层间介质层是否被击穿，继而才能精确的获得栅介质层完整性的测试结果。

当所述第一金属层与多晶硅互连层之间的第一层间介质层或栅介质层被击穿后，在所述第一互连线151和第二互连线152、第三互连线153、第四互连线154之间施加工作电压，所述工作电压的下降方向与二极管160的导通方向相反。由于在本实施例中，所述二极管160的正极与第一互连线151电连接，所述二极管160的负极与第五互连线155、第一导电插塞141电连接，因此第一互连线151接地，第二互连线152、第三互连线153、第四互连线154施加正的工作电压。如果第一金属层和多晶硅互连层120之间的第一层间介质层130没有被击穿，所述第一互连线151的漏电流仅为二极管反向漏电流，因此当所述测试结构的MOS晶体管110的数量为N时，所述第一互连线151测得的漏电流的大小等于二极管160反向漏电流的大小的N倍。如果第一金属层和多晶硅互连层120之间的第一层间介质层130被击穿，则所述第一互连线151测得的漏电流的大小远远大于二极管160反向漏电流的大小的N倍，从而可以判断出第一金属层和多晶硅互连层120之间的第一层间介质层130被击穿。

当第一金属层和多晶硅互连层120之间的第一层间介质层130被击穿，则表明需要调整完善半导体制作工艺，避免在栅介质层完整性测试时，第一金属层与多晶硅互连层之间的第一层间介质层先于栅介质层被击穿。当测试结构的形成工艺被调整完善后，利用所述测试结构重新对栅介质层完整性进行测试，当发生击穿时，只可能是栅介质层发生击穿，从而保证了测试结果的精确性。其中，测试栅介质层完整性的测试方法包括：与时间相关的介质击穿测试和斜坡电压测试。

在本实施例中，所述栅介质层完整性测试为与时间相关的介质击穿测试。由于所述二极管160的正极与第一互连线151电连接，所述二极管160的负极与第五互连线155、第一导电插塞141电连接，因此在栅介质层完整性测试时，在第一互连线151施加正的测试电压，所述第二互连线152、第三互连线153、第四互连线154接地，即在所述MOS晶体管的栅极结构施加正的测试电压，所述MOS晶体管的源区、漏区和对应的半导体衬底接地，直到所述MOS晶体管的栅介质层被击穿，通过测得所述栅介质层被击穿所需的测试时间来判断栅介质层完整性是否正常，由于避免了第一金属层与多晶硅互连层之间的第一层间介质层可能已被击穿的干扰，最终测得的测试结果精确度高。

在其他实施例中，也可以采用斜坡电压测试的方式对MOS晶体管的栅介质层进行栅介质层完整性测试，所述第二互连线、第三互连线、第四互连线接地，即所述MOS晶体管的源区、漏区和对应的半导体衬底接地，通过对所述第一互连线，即对MOS晶体管的栅极结构施加逐渐增大的斜坡电压，直到MOS晶体管的栅介质层被击穿，根据对应的击穿电压来判断介质层完整性是否正常，由于避免了第一金属层与多晶硅互连层之间的第一层间介质层可能已被击穿的的干扰，最终测得的测试结果精确度高。

请参考图4，为本发明实施例的测试结构和现有技术的测试结构测得的击穿电压的分布图，本发明实施例的测试结构和现有技术的测试结构对相同的MOS晶体管进行测试，从图中可以很清楚的看出，利用本发明实施例的测试结构测得的击穿电压与现有技术的测试结构测得的击穿电压相仿，可以替代现有技术的测试结构进行栅介质层完整性的测试。同时，本发明实施例的测试结构只需要形成一层层间介质层和一层用于互连的金属层，结构简单，测试成本更低，且测试结果的精确度更高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种测试结构，其特征在于，包括：

半导体衬底，位于半导体衬底表面的若干MOS晶体管，所述MOS晶体管包括位于半导体衬底表面的栅极结构和位于栅极结构两侧的源区和漏区；

位于半导体衬底内的浅沟槽隔离结构，利用所述浅沟槽隔离结构将所述MOS晶体管相隔离；

位于所述浅沟槽隔离结构表面的多晶硅互连层；

位于所述半导体衬底表面且覆盖MOS晶体管和多晶硅互连层的第一层间介质层；

位于所述第一层间介质层内且位于MOS晶体管的栅极结构表面的第一导电插塞，位于所述第一层间介质层内且位于MOS晶体管的源区表面的第二导电插塞，位于所述第一层间介质层内且位于MOS晶体管的漏区表面的第三导电插塞，位于所述第一层间介质层内且位于半导体衬底表面的第四导电插塞和位于所述第一层间介质层内且位于多晶硅互连层表面的第五导电插塞；

位于所述第一层间介质层表面的第一金属层，所述第一金属层包括第一互连线、第二互连线、第三互连线和第四互连线；

每一个MOS晶体管的栅极结构通过第一导电插塞、二极管与第一互连线相连接，每一个MOS晶体管的源区通过第二导电插塞与第二互连线相连接，每一个MOS晶体管的漏区通过第三导电插塞与第三互连线相连接，所述半导体衬底通过第四导电插塞与第四互连线相连接，且所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置位于所述多晶硅互连层的正上方，所述第一互连线或第二互连线、第三互连线、第四互连线利用位于多晶硅互连层表面的第五导电插塞和多晶硅互连层相连接，使得在相交的位置，第一互连线与第二互连线、第三互连线、第四互连线版图相交但不电连接。

2.如权利要求1所述的测试结构，其特征在于，所述栅极结构为多晶硅栅极结构，所述多晶硅栅极结构包括位于半导体衬底表面的栅氧化层和位于栅氧化层表面的多晶硅栅电极，所述多晶硅栅电极与多晶硅互连层同时形成。

3.如权利要求1所述的测试结构，其特征在于，所述二极管的正极与第一导电插塞相连接，所述二极管的负极与第一互连线相连接。

4.如权利要求1所述的测试结构，其特征在于，所述二极管的负极与第一导电插塞相连接，所述二极管的正极与第一互连线相连接。

5.如权利要求1所述的测试结构，其特征在于，在所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置，所述第一互连线断开且所述第一互连线断开的两个端点位于多晶硅互连层的正上方，利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞将断开的第一互连线电连接。

6.如权利要求1所述的测试结构，其特征在于，在所述第一互连线与第二互连线、第三互连线、第四互连线的版图相交的位置，所述第二互连线、第三互连线或第四互连线断开且所述第二互连线、第三互连线或第四互连线断开的两个端点位于多晶硅互连层的正上方，利用多晶硅互连层和位于多晶硅互连层表面的第五导电插塞将断开的所述第二互连线、第三互连线或第四互连线电连接。

7.如权利要求1所述的测试结构，其特征在于，还包括：所述第二互连线、第三互连线、第四互连线三者的版图相交的位置位于多晶硅互连层的正上方，所述第二互连线、第三互连线、第四互连线利用位于多晶硅互连层表面的第五导电插塞和多晶硅互连层相连接，使得第二互连线、第三互连线、第四互连线版图相交但不电连接。

8.一种测试方法，其特征在于，包括：

提供如权利要求1所述的测试结构；

在第一互连线和第二互连线、第三互连线、第四互连线之间施加测试电压，直到第一金属层与多晶硅互连层之间的第一层间介质层或栅介质层被击穿；

在所述第一互连线和第二互连线、第三互连线、第四互连线之间施加工作电压，所述工作电压的下降方向与二极管的导通方向相反，通过测得所述第一互连线的漏电流，判断第一金属层和多晶硅互连层之间的第一层间介质层是否被击穿。

9.如权利要求8所述的测试方法，其特征在于，若所述测试结构中MOS晶体管的数量为N，当所述第一互连线测得的漏电流等于二极管反向漏电流的N倍时，表明第一金属层和多晶硅互连层之间未被击穿；当所述第一互连线测得的漏电流大于二极管反向漏电流的N倍时，表明第一金属层和多晶硅互连层之间被击穿。

10.如权利要求8所述的测试方法，其特征在于，还包括：当测得第一金属层和多晶硅互连层之间的第一层间介质层被击穿后，通过调整完善半导体制作工艺，避免第一金属层和多晶硅互连层之间的第一层间介质层先于栅介质层被击穿，再利用所述测试结构测试栅介质层完整性。

11.如权利要求10所述的测试方法，其特征在于，测试栅介质层完整性的测试方法包括：与时间相关的介质击穿测试和斜坡电压测试。

12.如权利要求8所述的测试方法，其特征在于，在所述第一互连线和第二互连线、第三互连线、第四互连线之间施加测试电压的测试方法包括：与时间相关的介质击穿测试和斜坡电压测试。