CN103872018B - 一种mos晶体管阵列栅氧化层完整性测试结构 - Google Patents

Abstract

本发明提供一种MOS晶体管阵列栅氧化层完整性测试结构，至少包括：MOS晶体管矩形阵列；多晶硅连线结构，包括多个位于相邻两栅极引脚之间且沿栅极引脚排列方向延伸的多晶硅分线、以及位于所述MOS晶体管矩形阵列第二侧的连接各该多晶硅分线的多晶硅总线；绝缘结构；以及包括栅极连线、源漏极连线、及体极连线的金属连线结构。本发明采用多晶硅连接各该栅极引脚，只需采用一层金属层就能将MOS晶体管阵列的四个电极分别连接至测试点，大大地节省了工艺制作成本及时间成本，而且只需要进行一次金属沉积，降低了对后续其它制程的影响。本发明步骤简单，效果显著，适用于工业测试。

Description

一种MOS晶体管阵列栅氧化层完整性测试结构

技术领域

本发明涉及一种半导体测试结构，特别是涉及一种MOS晶体管阵列栅氧化层完整性测试结构。

背景技术

随着技术的不断发展，为了满足器件性能的要求，超大规模集成电路(ULSI)的栅氧化层的厚度不断的减薄，由20~30nm降至几个纳米。然而，满足器件性能要求的工作电压却不能不断下降，因此，单位厚度的栅氧化层在工作时承受的电场强度越来越高，使栅氧化层的可靠性成为一个突出的问题和挑战。栅氧抗电性能不好将引起MOS器件电参数的不稳定，如阈值电压的漂移，跨导下降、漏电流增加等，进一步可引起栅氧的击穿，导致器件的失效，使整个集成电路陷入瘫痪状态。因此，栅氧化层的完整性对于集成电路性能的提高有着至关重要的作用。

随着集成电路工艺的进步及尺寸的缩小，对于栅氧化层完整性的测试也逐渐成为一个重要的难题。对于90nm或以下的晶体管测试，一般采用多键位测试方法，目的是降低通过栅氧化层的漏电流，通常这种测试方法是将晶体管阵列中的各源极、漏极、栅极、及体极连接到测试板进行测试，对于单个晶体管101的测试，使用单层金属连接是比较容易的，如图1所示，只需通过一层金属102~105便可将各该引脚连接至测试焊盘106~108上。但是，对于复杂的晶体管阵列201来说，必须通过多第一层金属202~203、第二层金属204~205及第三层金属206~207才能连接至测试焊盘208~210，原因在于，晶体管阵列的行和列密集，很容易会出现交叠，如连接体极206及连接源漏极202的金属层的交叠等，交叠的地方必须制作隔离侧避免短路，可见，对于晶体管阵列来说，非常难使用单层金属进行连接，因此，这种晶体管阵列的连接方法一般需要采用多层金属层将上述的各源极、漏极、栅极、及体极连接到测试焊盘。这种多层金属连接方法的结构非常复杂，制作的步骤复杂从而增加了工艺成本，而且需要多次沉积金属层，可能会引入很多后续问题，如沉积金属或者金属层间介质带来的等离子体进入到晶体管内部对栅氧化层造成破坏导致器件失效等。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS晶体管阵列栅氧化层完整性测试结构，用于解决现有技术中测试结构需要过多的金属层以及制作过多金属层导致制作成本过高、制作步骤复杂以及影响后续制程等问题。

为实现上述目的及其他相关目的，本发明提供一种MOS晶体管阵列栅氧化层完整性测试结构，至少包括：

MOS晶体管矩形阵列，包括多个周期排列的MOS晶体管，各该MOS晶体管具有位于相对的第一侧及第三侧的栅极引脚、分别位于相对的第二侧及第四侧的源极引脚及漏极引脚、及位于源极引脚或漏极引脚外侧的体极引脚；

多晶硅连线结构，包括多个位于相邻两栅极引脚之间且沿栅极引脚排列方向延伸的多晶硅分线、以及位于所述MOS晶体管矩形阵列第二侧的连接各该多晶硅分线的多晶硅总线；

绝缘结构，结合于所述多晶硅连线结构表面且其内部具有多个连接孔；

金属连线结构，包括栅极连线、源漏极连线、及体极连线；

所述栅极连线包括通过所述连接孔将位于各该多晶硅分线两侧的栅极引脚连接至所述多晶硅分线两侧的多个第一栅极线、及通过所述连接孔将所述多晶硅总线连接至栅极测试点的第二栅极线；

所述源漏极连线包括多个连接各该源极引脚及各该漏极引脚的源漏极分线，及位于所述MOS晶体管矩形阵列第一侧并将各该源漏极分线连接至源漏极测试点的源漏极总线；

所述体极连线包括多个连接各该体极引脚的体极分线，及位于与所述MOS晶体管矩形阵列第一侧相对的第三侧并将各该体极分线连接至体极测试点的体极总线。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，所述MOS晶体管为PMOS晶体管或NMOS晶体管。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，所述多晶硅为重掺杂的多晶硅。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，各该源漏极分线与各该体极分线相互平行。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，所述源漏极总线与所述体极总线相互平行。

作为本发明的MOS晶体管阵列栅氧化层完整性测试结构的一种优选方案，所述源漏极分线及所述体极分线与所述多晶硅分线的交叉区域通过所述绝缘结构相互隔离。

如上所述，本发明的提供一种MOS晶体管阵列栅氧化层完整性测试结构，至少包括：MOS晶体管矩形阵列，包括多个周期排列的MOS晶体管，各该MOS晶体管具有位于相对的第一侧及第三侧的栅极引脚、分别位于相对的第二侧及第四侧的源极引脚及漏极引脚、及位于源极引脚或漏极引脚外侧的体极引脚；多晶硅连线结构，包括多个位于相邻两栅极引脚之间且沿栅极引脚排列方向延伸的多晶硅分线、以及位于所述MOS晶体管矩形阵列第二侧的连接各该多晶硅分线的多晶硅总线；绝缘结构，结合于所述多晶硅连线结构表面且其内部具有多个连接孔；金属连线结构，包括栅极连线、源漏极连线、及体极连线；所述栅极连线包括通过所述连接孔将位于各该多晶硅分线两侧的栅极引脚连接至所述多晶硅分线两侧的多个第一栅极线、及通过所述连接孔将所述多晶硅总线连接至栅极测试点的第二栅极线；所述源漏极连线包括多个连接各该源极引脚及各该漏极引脚的源漏极分线，及位于所述MOS晶体管矩形阵列第一侧并将各该源漏极分线连接至源漏极测试点的源漏极总线；所述体极连线包括多个连接各该体极引脚的体极分线，及位于与所述MOS晶体管矩形阵列第一侧相对的第三侧并将各该体极分线连接至体极测试点的体极总线。本发明具有以下有益效果：本发明采用多晶硅连接各该栅极引脚，只需采用一层金属层就能将MOS晶体管阵列的四个电极分别连接至测试点，大大地节省了工艺制作成本及时间成本，而且只需要进行一次金属沉积，降低了对其它后续制程的影响。本发明步骤简单，效果显著，适用于工业测试。

附图说明

图1显示为现有技术中的单个MOS晶体管栅氧化层完整性测试结构示意图。

图2显示为现有技术中的MOS晶体管阵列栅氧化层完整性测试结构示意图。

图3显示为本发明的MOS晶体管阵列栅氧化层完整性测试结构示意图。

图4显示为本发明的MOS晶体管阵列栅氧化层完整性测试结构单个MOS晶体管各电极引脚结构示意图。

图5显示为本发明的MOS晶体管阵列栅氧化层完整性测试结构A-A截面结构示意图。

图6显示为本发明的MOS晶体管阵列栅氧化层完整性测试结构B-B截面结构示意图。

图7显示为由本发明的N型阱MOS晶体管阵列栅氧化层完整性测试结构获得的栅极I-V曲线示意图。

图8显示为由本发明的P型阱MOS晶体管阵列栅氧化层完整性测试结构获得的栅极I-V曲线示意图。

元件标号说明

30 MOS晶体管矩形阵列

301 MOS晶体管

302 源漏极分线

303 源漏极总线

304 多晶硅分线

305 多晶硅总线

306 第一栅极线

307 第二栅极线

308 体极分线

309 体极总线

310 源漏极测试点

311 栅极测试点

312 体极测试点

32 衬底

33 绝缘结构

34 连接孔

35 栅极引脚

36 源极引脚

37 漏极引脚

38 体极引脚

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3~图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图2~图6所示，本实施例提供一种MOS晶体管阵列栅氧化层完整性测试结构，至少包括：

MOS晶体管矩形阵列30，包括多个周期排列的MOS晶体管301，各该MOS晶体管301具有位于相对的第一侧及第三侧的栅极引脚35、分别位于相对的第二侧及第四侧的源极引脚36及漏极引脚37、及位于源极引脚36或漏极引脚37外侧的体极引脚38，如图4所示；

多晶硅连线结构，包括多个位于相邻两栅极引脚35之间且沿栅极引脚35排列方向延伸的多晶硅分线304、以及位于所述MOS晶体管矩形阵列30第二侧的连接各该多晶硅分线304的多晶硅总线305；

绝缘结构33，结合于所述多晶硅连线结构表面且其内部具有多个连接孔34；

金属连线结构，包括栅极连线、源漏极连线、及体极连线；

所述栅极连线包括通过所述连接孔34将位于各该多晶硅分线304两侧的栅极引脚35连接至所述多晶硅分线304两侧的多个第一栅极线306、及通过所述连接孔34将所述多晶硅总线305连接至栅极测试点311的第二栅极线307；

所述源漏极连线包括多个连接各该源极引脚36及各该漏极引脚37的源漏极分线302，及位于所述MOS晶体管矩形阵列30第一侧并将各该源漏极分线302连接至源漏极测试点310的源漏极总线303；

所述体极连线包括多个连接各该体极引脚38的体极分线308，及位于与所述MOS晶体管矩形阵列30第一侧相对的第三侧并将各该体极分线308连接至体极测试点312的体极总线309，如图3所示。

在本实施例中，所述MOS晶体管矩形阵列30包括横向排列的晶体管行及竖向排列的晶体管列。竖向排列的MOS晶体管的栅极引脚35于竖向呈直线排列；横向排列的MOS晶体管的源极引脚36于横向呈直线排列；横向排列的MOS晶体管漏极引脚37于横向呈直线排列；横向排列的MOS晶体管的体极于横向呈直线排列。当然，此处所述的横向及竖向在不同的参考系下可以相互转换。

所述多晶硅为重掺杂的多晶硅，所述绝缘结构33为绝缘氧化物。

各该源漏极分线302与各该体极分线308相互平行且相互之间具有一定的间隔，平行性良好的金属线可以保证各金属连线之间的绝缘，提高测试的稳定性。

所述源漏极总线303位于所述MOS晶体管矩形阵列30第一侧，所述体极总线309位于所述MOS晶体管矩形阵列30于所述第一侧相对的第三侧，且所述源漏极总线303与所述体极总线309相互平行，这两根金属总线相互平行可以更好地节省测试结构的面积，提高芯片的空间利用率。

由于所述绝缘结构33形成于所述多晶硅连线结构表面，故所述源漏极分线302及所述体极分线308与所述多晶硅分线304的交叉区域通过所述绝缘结构33相互隔离，这种结构可以保证测试结构的绝缘性能，避免结构的短路。

在本实施例中，所述源漏极测试点310、栅极测试点311、体极测试点312分别为源漏极测试焊盘、栅极测试焊盘、体极测试焊盘。

图5显示为测试结构的A-A截面图，如图所示，包括用于制作MOS晶体管的衬底32、结合于所述衬底32表面的多晶硅分线304、结合于所述多晶硅分线304表面的绝缘结构33、结合于所述绝缘结构33表面且具有间隔的源漏极分线302、以及位于源漏极分线302之间的体极分线308。可见，本发明采用非常结构简单使所述多晶硅分线304、源漏极分线302、以及体极分线308于交叉区域相互绝缘，可以大大的节省工艺成本。

图6显示为测试结构B-B截面图，如图所示，包括衬底32、结合于所述衬底32表面的多晶硅总线305、结合于所述多晶硅总线305表面的绝缘结构33，且该绝缘结构33内具有贯穿所述绝缘结构33的连接孔34、以及沉积与该连接孔34内及所述绝缘结构33表面的第二栅极线307。

在一具体的实施过程中，MOS晶体管阵列栅氧化层完整性测试结构的制作步骤包括：

1）先提供MOS晶体管矩形阵列30，然后于所述MOS晶体管矩形阵列30表面依次沉积多晶硅及绝缘氧化物，接着制作光刻图形并刻蚀所述绝缘氧化物及多晶硅，形成包括多个位于相邻两栅极引脚35之间且沿栅极引脚35排列方向延伸的多晶硅分线304、以及位于所述MOS晶体管矩形阵列30第二侧的连接各该多晶硅分线304的多晶硅总线305；

2）制作光刻图形对所述绝缘氧化物进行刻蚀，形成贯穿所述绝缘氧化物的多个连接孔34，各该连接孔34的位置分别与各该栅极引脚35对应、以及与所述多晶硅总线305对应；

3）于上述结构表面及各该连接孔34内沉积金属层，然后于所述金属层表面制作光刻图形并进行对所述金属层进行刻蚀，形成包括栅极连线、源漏极连线、及体极连线的金属连线结构，其中：

所述栅极连线通过各该连接孔34将各该栅极引脚35连接至对应的各该多晶硅分线304并将所述多晶硅总线305连接至栅极测试焊盘；

所述源漏极连线包括多个连接各该源极引脚36及各该漏极引脚37的源漏极分线302，及位于所述MOS晶体管矩形阵列30第一侧将各该源漏极分线302连接至源漏极测试焊盘的源漏极总线303；

所述体极连线包括多个连接各该体极引脚38的体极分线308，及位于所述MOS晶体管矩形阵列30第三侧将各该体极分线308连接至体极测试焊盘的体极总线309。

可见，本发明采用多晶硅连接各该栅极引脚35，只需采用一层金属层就能将MOS晶体管阵列的四个电极分别连接至测试点，大大地节省了工艺制作成本及时间成本，而且只需要进行一次金属沉积，降低了对后续其它制程的影响。

所述MOS晶体管可以为PMOS晶体管或NMOS晶体管。图7显示为采用本实施例的测试结构获得的N型阱MOS晶体管栅极电压与栅极电流关系曲线图，曲线a表示为累积模式的I-V曲线，曲线b表示为反型模式的I-V曲线；图8显示为采用本实施例的测试结构获得的P型阱MOS晶体管栅极电压与栅极电流关系曲线图，曲线d表示为累积模式的I-V曲线，曲线c表示为反型模式的I-V曲线，可见，本实施例的测试结构对于NMOS晶体管阵列或PMOS晶体管阵列均能获得很好的效果，适用于工业测试。

综上所述，本发明的提供一种MOS晶体管阵列栅氧化层完整性测试结构，至少包括：MOS晶体管矩形阵列30，包括多个周期排列的MOS晶体管，各该MOS晶体管301具有位于相对的第一侧及第三侧的栅极引脚35、分别位于相对的第二侧及第四侧的源极引脚36及漏极引脚37、及位于源极引脚36或漏极引脚37外侧的体极引脚38；多晶硅连线结构，包括多个位于相邻两栅极引脚35之间且沿栅极引脚35排列方向延伸的多晶硅分线304、以及位于所述MOS晶体管矩形阵列30第二侧的连接各该多晶硅分线304的多晶硅总线305；绝缘结构33，结合于所述多晶硅连线结构表面且其内部具有多个连接孔34；金属连线结构，包括栅极连线、源漏极连线、及体极连线；所述栅极连线包括通过所述连接孔34将位于各该多晶硅分线304两侧的栅极引脚35连接至所述多晶硅分线304两侧的多个第一栅极线306、及通过所述连接孔34将所述多晶硅总线305连接至栅极测试点311的第二栅极线307；所述源漏极连线包括多个连接各该源极引脚36及各该漏极引脚37的源漏极分线302，及位于所述MOS晶体管矩形阵列30第一侧并将各该源漏极分线302连接至源漏极测试点310的源漏极总线303；所述体极连线包括多个连接各该体极引脚38的体极分线308，及位于与所述MOS晶体管矩形阵列30第一侧相对的第三侧并将各该体极分线308连接至体极测试点312的体极总线309。本发明具有以下有益效果：本发明采用多晶硅连接各该栅极引脚35，只需采用一层金属层就能将MOS晶体管阵列的四个电极分别连接至测试点，大大地节省了工艺制作成本及时间成本，而且只需要进行一次金属沉积，降低了对其它后续制程的影响。本发明步骤简单，效果显著，适用于工业测试。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种MOS晶体管阵列栅氧化层完整性测试结构，其特征在于，至少包括：

MOS晶体管矩形阵列，包括多个周期排列的MOS晶体管，各该MOS晶体管具有位于相对的第一侧及第三侧的栅极引脚、分别位于相对的第二侧及第四侧的源极引脚及漏极引脚、及位于源极引脚或漏极引脚外侧的体极引脚；

多晶硅连线结构，包括多个位于相邻两栅极引脚之间且沿栅极引脚排列方向延伸的多晶硅分线、以及位于所述MOS晶体管矩形阵列第二侧的连接各该多晶硅分线的多晶硅总线；

绝缘结构，形成于所述多晶硅连线结构表面且其内部具有多个连接孔；

金属连线结构，包括栅极连线、源漏极连线、及体极连线，所述栅极连线、源漏极连线及体极连线是通过同一层金属层刻蚀形成；

所述栅极连线包括通过所述连接孔将位于各该多晶硅分线两侧的栅极引脚连接至多个第一栅极线、及通过所述连接孔将所述多晶硅总线连接至栅极测试点的第二栅极线；

所述源漏极连线包括多个连接各该源极引脚及各该漏极引脚的源漏极分线，及位于所述MOS晶体管矩形阵列第一侧并将各该源漏极分线连接至源漏极测试点的源漏极总线；

所述体极连线包括多个连接各该体极引脚的体极分线，及位于与所述MOS晶体管矩形阵列第一侧相对的第三侧并将各该体极分线连接至体极测试点的体极总线；

其中，所述源漏极分线及所述体极分线与所述多晶硅分线的交叉区域通过所述绝缘结构相互隔离。

2.根据权利要求1所述的MOS晶体管阵列栅氧化层完整性测试结构，其特征在于：所述MOS晶体管为PMOS晶体管或NMOS晶体管。

3.根据权利要求1所述的MOS晶体管阵列栅氧化层完整性测试结构，其特征在于：所述多晶硅为重掺杂的多晶硅。

4.根据权利要求1所述的MOS晶体管阵列栅氧化层完整性测试结构，其特征在于：各该源漏极分线与各该体极分线相互平行。

5.根据权利要求1所述的MOS晶体管阵列栅氧化层完整性测试结构，其特征在于：所述源漏极总线与所述体极总线相互平行。