CN102376356B - 带有减小的栅极电阻的字线驱动器器件及其制造方法 - Google Patents

Abstract

半导体器件包括第一导体、第二导体和第三导体。第一导体是形成在基板上并且具有接触点的氧化区域上的栅极导体。第二导体与该接触点相连接，并且横跨该氧化区域的宽度进行延伸。该第二导体的电阻比该栅极导体的电阻低。第三导体是字线导体，该第二导体的线路不与该字线导体相交叉。

Description

带有减小的栅极电阻的字线驱动器器件及其制造方法

技术领域

本发明涉及一种半导体器件，更具体的，本发明涉及一种带有减小的栅极电阻的字线驱动器器件及其制造方法。

背景技术

存储器电路的设计者已经开始关注用于制造金属氧化物半导体(MOS)晶体管的栅极的具有高介电常数的栅极介电材料(例如，如铪的金属)。随着晶体管尺寸的减小，栅极电阻成为了一个挑战。例如，20nm节点相对于28nm节点，栅极电阻增加了将近三倍。栅极电阻的增加是由于沟道长度减小造成的，例如减小到18nm。因为栅极延迟与电阻成正比，所以由于电阻的增加会使得宽定义氧化层(OD)晶体管会发生栅极延迟。定义氧化层指的是扩散区域(比如源极、漏极和互连)的定义。

栅极延迟的增加会导致电路(例如，静态随机存储器(SRAM)存储器电路中的字线驱动器)中时序性能变慢。可能是反相电路的字线驱动器可以具有高负载，而高负载需要大的物理器件。已知的字线驱动器具有较短的沟道长度和相对较宽的定义氧化层区域，该相对较宽的定义氧化层区域对应于字线驱动器的栅极和PMOS区域之间相对较长的距离。因为在PMOS区域里的多晶硅栅中会形成较大的寄生电阻，同时也会在栅极区域和PMOS区域之间的反相器的NMOS区域里的多晶硅栅中形成较大的寄生电阻，所以宽的定义氧化层区域对应于长的多晶硅栅，而长的多晶硅栅会导致栅极电阻的增加。随着OD区域宽度的增加(即，为了支持增加的负载而造成的栅极区域和PMOS区域之间的距离增加)，栅极电阻会增加，从而减慢了电路性能。

发明内容

针对背景技术中的缺陷，本发明提供了一种半导体器件，包括：

栅极导体，形成在基板上的氧化区域上面，所述栅极导体具有接触点；

第二导体，与所述接触点相连接，并且延伸穿过所述氧化区域，所述第二导体的电阻比所述栅极导体的电阻低；以及

第三导体，是字线导体；

其中所述第二导体设置为不与所述字线导体交叉。

根据本发明的半导体器件，进一步包括第四导体，能够与具有预设电压的电压节点相连接，其中所述第二导体和所述第四导体彼此形成在同一层内。

根据本发明的半导体器件，进一步包括第五导体和第六导体，彼此由相同材料形成，所述第五导体和所述第六导体形成在所述氧化区域上面的第一金属层，所述第五导体与所述第四导体通过第一通孔相连接。

根据本发明的半导体器件，其中所述字线导体与所述第六导体通过第二通孔相连接。

根据本发明的半导体器件，其中所述第二导体和所述字线导体形成在比第一层更高的第二层。

根据本发明的半导体器件，其中所述第二导体设置为以之字结构围绕所述字线导体。

根据本发明的半导体器件，其中所述第二导体设置成与所述字线导体的三条边相一致。

根据本发明的半导体器件，其中所述第二导体由铜形成。

根据本发明的半导体器件，其中所述第二导体形成在所述氧化区域中的所述栅极导体上的层间介电材料中。

根据本发明的另一方面，本发明还提供一种字线驱动器，包括：

包括第一导体的第一栅极接触点，；

NMOS晶体管，包括NMOS氧化区域，所述NMOS晶体管与所述栅极接触点相连接；

PMOS晶体管，包括PMOS氧化区域，所述PMOS晶体管与所述NMOS晶体管相连接；以及

通过各自是字线导体的第二导体和第三导体在所述NMOS晶体管和所述PMOS晶体管的各个漏极上提供字线，所述字线导体形成在与所述第一导体相同的金属层中；

其中所述第一导体延伸穿过所述NMOS氧化区域的宽度和所述PMOS氧化区域的宽度，并且设置为不与所述字线导体交叉。

根据本发明的字线驱动器，进一步包括在所述NMOS晶体管和所述PMOS晶体管之间的第二栅极接触点，所述第二栅极接触点与所述第一导体通过通孔连接。

根据本发明的字线驱动器，其中所述第一导体由铜形成。

根据本发明的字线驱动器，其中所述第一导体形成在所述NMOS氧化区域和PMOS氧化区域中的第四导体上面的层间介电材料中。

根据本发明的字线驱动器，其中所述NMOS晶体管包括能够与所述NMOS晶体管的源极上的参考电压相连接的第四导体，并且所述PMOS晶体管包括能够与所述PMOS晶体管的源极上的电源电压相连接的第五导体。

根据本发明的字线驱动器，其中所述第四导体和所述第五导体形成在与所述第一导体、所述第二导体、和所述第三导体相同的金属层中。

根据本发明的字线驱动器，其中所述第一导体设置为之字结构，以与每个字线导体的三条边相一致。

还根据本发明的一个方面，本发明提供一种半导体器件，包括：

形成在基板中的多个掺杂区域；

在所述基板上的氧化区域；

在所述氧化区域上的层间介电层；

置于所述氧化区域上的第一导体和第二导体，所述第一导体和所述第二导体置于多个掺杂区域中的各自的第一掺杂区域和第二掺杂区域之上；

第三导体，所述第三导体是通过第一通孔与所述第二导体连接的字线导体；以及

第四导体，形成在所述层间介电层中，所述第四导体延伸穿过所述氧化区域的宽度，所述第四导体设置为不与所述字线导体相交叉。

根据本发明的半导体器件，进一步包括与所述第一导体通过第二通孔相连接的第五导体；其中所述第五导体能够与具有预设电压的电压节点相连接。

根据本发明的半导体器件，其中所述第一导体和所述第二导体形成在第一金属层中，并且所述第三导体和所述第四导体形成在所述第一金属层上的第二金属层上。

根据本发明的半导体器件，其中所述第四导体设置成围绕所述字线导体的之字结构。

通过本发明提供的半导体器件，在多晶硅栅中不会形成较大的寄生电阻，所以不会导致栅极电阻的增加，从而增强了电路性能。

附图说明

通过附图，以下描述将会显而易见，该幅图是以示出为目的，并没有必要按照比例绘制。

图1是根据一些实施例的字线驱动器布图设计的顶视图(平面图)。

图2是根据一些实施例的字线驱动器布图设计的，沿着图1的剖面线2-2的第一横截面图。

图3是根据一些实施例的字线驱动器布图设计的，沿着图1的剖面线3-3的第二横截面图。

图4是根据一些实施例的字线驱动器布图设计的，沿着图1的剖面线4-4的第三横截面图。

图5是根据一些实施例的对应于字线驱动器的电路图。

具体实施方式

这里的示例性实施例中的描述应结合附图进行阅读，将附图认为是全部所作描述的一部分。在描述中，空间相对位置的术语，例如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)应当理解为指的是如接下来的描述或者描述下面的附图中所示的方位。这些相对术语为了描述方便并且不需要在特别方向上的设置或者运行器件。

图1是根据一个实施例的字线驱动器布图设计的顶视图(平面图)。字线(WL)驱动器100包括NMOS氧化区域110a(也成为定义氧化区域)和PMOS氧化区域110b。氧化区域110a、110b通过在基板上提供氧化层并且选择性地移除(例如，通过湿式蚀刻或者干式蚀刻)围绕氧化区域的材料而形成。当110a和110b没有差别时，术语“氧化区域110”可以指任一区域。NMOSOD区域110a和与图1左侧上的NMOS相联系的各种区域共同称为NMOS区域111a；相似地，PMOSOD区域和各种在图1右侧的区域称为PMOS区域111b。

在这里的示例中示出了三条字线WL[N]、WL[N-1]、和WL[N-2]，但是还可以使用其他号的字线。图1中所示的SRAM行距SP对应于字线WL[N]。对应于字线WL[N]、WL[N-1]、和WL[N-2]的栅极接触点分别标记为G[N]、G[N-1]、和G[N-2]。根据栅极导体120a、120b的标号，栅极接触点可以使用不同标号。多晶硅(poly)栅极导体120a和120b横向延伸，跨越氧化区域110a和110b的宽度(即，延伸的横向方向指的是图1中的定向)虽然栅极导体120a和120b标在了图1的左边靠近栅极接触点的地方，本领域普通技术人员应该了解，基于附图中所示出的电路布图设计，栅极导体也可在附图的其他部分(例如，在NMOS和PMOS区域)进行延伸。为了描述清晰及简明，对应于栅极接触点G[N]的栅极导体标记为120a和120b，但是对应于栅极接触点G[N-1]和G[N-2]的栅极导体没有在图1中进行标记。

栅极接触点G[N]还在零号金属(M0)层间介电(ILD)层(也称为金属间介电层)中具有导电图案或者轨迹130a，并且在一号金属(M1)ILD层中具有导电图案或者轨迹150b。如图2所示，字线驱动器100在M1层中具有导电电路轨迹150d和150f，分别对应于栅极接触点G[N-1]和G[N-2]。

在一些实施例中，电路轨迹150b(以及对应于其他栅极接触点的M1层中的各自的电路轨迹)设置成包含如图1所示的角152a和152b的“之字形”图案。参考图1的示例，“右”指的是朝向PMOS区域111b的方向，“上”指的是从栅极接触点G[N-2]到栅极接触点G[N]的方向。在图1中，“之字形”指的是先水平向右，再垂直向上，接着再水平向右的部分，也就是沿着附图中M1层150b从左到右的通道。在各种实施例中，之字形的不同标号可以用于各种弯曲图案。在一些实施例中(未示出)，M1层中的电路图案向右延伸，接着向上，然后向右并向上，接着向右，即，两个之字形。在其它实施例中，所使用的之字形的标号大于2。

在一些实施例中，围绕着M1层中已经存在的图案150h、150i、150j的M1层中的电路图案，提供了使用已经存在的M1层的高导电通道到栅极接触点。有利地，这可以在不用在已经存在的制造工艺中增加层或者掩模的情况下完成。特别地，NMOS区域111a上的线150b、150d、和150f主要绕过了NMOS上的多晶硅的电阻。之字形图案选择为围绕M1层中的WL区域150h、150i、150j的路线分配导体，并且配置为使得图案150h、150i、和150j与栅极接触点G[N]、G[N-1]、和G[N-2]相横向对齐。这样，在各种实施例中，之字形图案的布图设计取决于路线环绕的已存在图案是什么。如在图1中所示，将线150b、150d、和150f按照围绕图案150h、150i、和150j的路线分配，各自在一个(单个)平面，与图案150h、150i、和150j在相同层(M1层)。

驱动器100具有位于NMOS区域111a左边的M1参考电压(VSS)区域(M1-VSS区域)150a、150c、150e、和150g；在NMOS区域111a的右边示出了相似的M1-VSS区域，但是为了简明没有标出其附图标记。这些M1-VSS区域是提供了明确参考电压VSS的导电区域。驱动器100还具有字线(WL)区域150h、150i、和150j，对应于各自的字线。零号金属定义氧化层(M0_OD)区域160a和160b(M0氧化物区域160a和160b)对应于图1中所示出并且标出的字线WL[N]；还示出了相似的区域但是没有对应于WL[N-1]和WL[N-2]标出。零号金属定义氧化层(或者零号金属氧化物)区域之所以如此命名，是因为其与氧化物区域110相连接。寄生电阻RG1和RG2在图1中简要示出；这些电阻所起到的作用将在下面进行描述。

一些实施例包括NMOS氧化区域110a和PMOS氧化区域110b之间的接触点132。以减小多晶硅电阻。有一个接触点132在图1中标出，而对应于WL[N-1]和WL[N-2]的相似接触点在图2中示出，但为了简明没有标出。这些接触点全部称为接触点132。接触点132设置成类似于栅极接触点G[N]、G[N-1]、和G[N-2]的布图设计，而该设置方式在下面图2的内容中进一步描述。在各种实施例中，可以加入接触点的各个标号。通过提供至少一个在NMOS区域111a和PMOS区域111b之间的接触点，一些实施例通过为PMOS区域111b减小栅极电阻，减小了字线驱动器100的有效栅极电阻。接触点132充当了PMOS区域111b的栅极接点，从而PMOS区域的栅极电阻只包括RG2，而不是RG1+RG2。在各种实施例中，如果接触点G[N]、G[N-1]、和G[N-2]用于连接到PMOS栅极，是可以出现比现存的电阻更低的使用更广泛的器件。

PMOS区域111b具有M1电源(VDD)区域150k和1501以及字线区域150m。示出了对应于字线WL[N-1]和WL[N-2]的相似区域，但是为了描述简明，没有进行标记。类似地，PMOS区域111b的各种其他部件与NMOS区域111a的部件相类似并且没有进行标记，但是本领域普通技术人员很容易就能够理解。

如图1所示，在一些实施例中，将M1区域150b设置为与M1区域150h的边缘部分相一致，例如，沿着M1区域150h的边缘的三条边(根据图1的定向，左边、上边以及右边)布置线路。换言之，M1区域150b“蛇形围绕”M1区域150h。由于带有这种蛇形(曲折)设置，因此可以在没有增加电路面积(area)的情况下对于M1区域150b进行布图设计。在其他实施例中(未示出)，M1WL图案可以以具有两条长的通过垂直段连接的平行段的“狗腿型”设置围绕着区域150h的两条边。

图2是字线驱动器100在图1的剖面线2-2上的横截面图。图2的横截面图示出了图1中的栅极接触点G[N]、G[N-1]、和G[N-2]。层间介电(ILD)在基板105之上。栅极接触点G[N]在基板上具有多晶硅栅极导体120a和120b(还标记为PO)。零号金属层130a在多晶硅栅极导体120a和120b上并且在图2中标记为M0_PO。通孔140a处在M0ILD层和M1ILD层之间的V0ILD层中，并且处在M0层130a的电路图案的顶端上面。M1层150b的电路图案处在通孔的顶端上面。

接触点132可以具有与上面图2中所述的栅极接触点相似的横截面。在一些实施例中，提供这些接触点132减小了多晶硅电阻，这样就改进了总体时序性能。

图3是字线驱动器100在图1的剖面线3-3上的横截面图。为了方便，图3中对应于字线WL[N]的元件在下面进行详细描述，而将对应于字线WL[N-1]和WL[N-2]的元件标记出来，并且本领域普通技术人员能够理解为与关于上述WL[N]的描述类似。图3示出了掺杂区域(扩散)175a-g(总体为175)，其可以是N型扩散。这些扩散可以是重掺杂N+扩散。图2的横截面图示出了在NMOS区域111a的端部(例如，根据图1中所示的顶端和底端)的浅沟道隔离(STIs)170a和170b。零号金属定义氧化层(M0_OD)区域160a和160b分别在N+扩散175a和175b上面，在M0_OD区域160b的每边都带有多晶硅栅极导体120a和120b。通孔140d在M0_OD区域160a上面，并且具有参考电压(M1-VSS)的一号金属层150a在通孔的顶部上。还提供了另一M1-VSS层150b。对于字线WL[N-1]和WL[N-2]还提供了相似的元件，相同的元件的附图标记相同。本领域普通技术人员可以通过上面所述而了解这些元件并且不需要进一步描述。在一些实施例中，另一根据图1的剖面线B3所作的横截面图与上述横截面图类似，但是通孔不相同(与通孔140d-g不同)。换言之，在其他实施例中，参考图1，有两个通孔置于M1-VSS150a下面(这些通孔未示出)，而通孔140d处于另一通孔的左边。

图4是字线驱动器100在图1的剖面线4-4上的横截面图。为了简明，以下只对于与图3中的元件不同的元件进行描述。如图4所示，M1层中的电路图案150b置于M0_OD区域160a上。通孔140h处于M0_OD区域160b上面，并且M1层中的电路图案150h处于通孔上面。对于字线WL[N-1]和WL[N-2]还提供了相似的元件，相同的元件的附图标记相同。本领域普通技术人员可以通过上面所述而了解这些元件并且不需要进一步描述。在一些实施例中，另一根据图1的剖面线B4所作的横截面图与上述横截面图类似，但是通孔不相同(与通孔140h-j不同)。例如，在一些实施例中，参考图1，有两个通孔置于M1层150h下面(这些通孔未在图1中示出)，而通孔140h处于另一通孔的左边。

本领域普通技术人员可以了解，PMOS区域111b的横截面图与上述图2-4关于NMOS区域111a的内容相类似；因此，对于这种PMOS横截面不进行详细描述。PMOS区域111b具有第一金属层150k和150l提供的电源(VDD)电压，取代了参考电压(VSS)。

图5是根据一些实施例的对应于字线驱动器的电路图。栅极接触点G[N]与每个NMOS和PMOS晶体管190、192的栅极通过多晶硅电路通道相连接，其中多晶硅电路通道具有的寄生电阻以电阻器RG1、RG2为代表。M1VSS层(例如，M1VSS层150a)，与NMOS晶体管190的源极边相连接，并且M1VDD层(例如，M1VDD层150k)与PMOS晶体管192的源极边相连接。在连接晶体管190和192的漏电极的节点上提供字线WL[N]。因为穿过NMOS区域111a的第一金属层150b直接与PMOS区域111b相连接，所以对于PMOS区域的有效电阻是RG2，而现有技术中则是RG1+RG2。M1层中的电路图案可以是通过镶嵌工艺形成的铜，而该电路图案的电阻比多晶硅栅极导体120a低，这样，通过将栅极接触点(例如，栅极接触点G[N])通过M1层150b处的高导电率金属连接到PMOS区域111b，PMOS区域111b并不依赖于多晶硅栅极导体120a进行电连接(这样会对应于较大的RG1+RG2的电阻，带有串联的寄生电阻)。

在一些实施例中，对于0.172μm的字线宽度，金属栅极的电阻是150ohm/sqr，长度是0.75μm，并且宽度是20nm。栅极电阻可以是150×(0.75μm/20nm)＝5.6kOhms。在一些实施例中，第一金属层具有的最小宽度是0.032μm，并且可以具有0.042μm的宽度。

在各种实施例中，因为运行速度很大程度上受RC延迟(电阻乘以电容)的影响，所以之字形设置减小了栅极电阻并且因此增加了电路速度。更具体地来说，一些实施例的时序特性在下面表1中详细示出。

表1

这样，因为之字形图案适合于应用在已存在的面积中，所以各种实施例在不会造成面积危害的情况下，解决了与20nm技术有关的高栅极电阻问题。

由于本领域普通技术人员可以在权利要求的等同的内容和范围内做出各种修改和结构上的改变，因此，尽管这里已经示出并且描述了示例，但是这些实施例并不限于所示细节。

Claims (16)

1.一种字线驱动器，包括：

NMOS氧化区域和PMOS氧化区域；

栅极导体，形成在基板上的所述NMOS氧化区域和所述PMOS氧化区域上方，所述栅极导体具有接触点；

第二导体，与所述接触点相连接，并且延伸穿过所述NMOS氧化区域的宽度和所述PMOS氧化区域的宽度，所述第二导体的电阻比所述栅极导体的电阻低；以及

第三导体，是字线导体；

其中所述第二导体设置为不与所述字线导体交叉，并且包括沿着所述字线导体的三条边布置的部分；

其中，所述栅极导体具有在所述NMOS氧化区域和所述PMOS氧化区域之间的第二栅极接触点，所述第二栅极接触点与所述第二导体通过通孔连接。

2.根据权利要求1所述的字线驱动器，进一步包括第四导体，能够与具有预设电压的电压节点相连接，其中所述第二导体和所述第四导体彼此形成在同一层内。

3.根据权利要求2所述的字线驱动器，进一步包括第五导体和第六导体，彼此由相同材料形成，所述第五导体和所述第六导体形成在所述氧化区域上方的第一金属层，所述第五导体与所述第四导体通过第一通孔相连接。

4.根据权利要求3所述的字线驱动器，其中所述字线导体与所述第六导体通过第二通孔相连接。

5.根据权利要求3所述的字线驱动器，其中所述第二导体和所述字线导体形成在比第一层更高的第二层。

6.根据权利要求1所述的字线驱动器，其中所述第二导体由铜形成。

7.根据权利要求1所述的字线驱动器，其中所述第二导体形成在所述氧化区域中的所述栅极导体上的层间介电材料中。

8.一种字线驱动器，包括：

包括具有第一栅极接触点的第一导体；

NMOS晶体管，包括NMOS氧化区域，所述NMOS晶体管与所述栅极接触点相连接；

PMOS晶体管，包括PMOS氧化区域，所述PMOS晶体管与所述NMOS晶体管相连接；以及

通过为字线导体的第二导体和第三导体分别在所述NMOS晶体管的漏极和所述PMOS晶体管的漏极上提供相应的字线，所述字线导体形成在与所述第一导体相同的金属层中；

其中所述第一导体延伸穿过所述NMOS氧化区域的宽度和所述PMOS氧化区域的宽度，并且设置为不与所述字线导体交叉；

进一步包括在所述NMOS晶体管和所述PMOS晶体管之间的第二栅极接触点，所述第二栅极接触点与所述第一导体通过通孔连接。

9.根据权利要求8所述的字线驱动器，其中所述第一导体由铜形成。

10.根据权利要求8所述的字线驱动器，其中所述第一导体形成在所述NMOS氧化区域和PMOS氧化区域中的第四导体上面的层间介电材料中。

11.根据权利要求8所述的字线驱动器，其中所述NMOS晶体管包括能够与所述NMOS晶体管的源极处的参考电压相连接的第四导体，并且所述PMOS晶体管包括能够与所述PMOS晶体管的源极处的电源电压相连接的第五导体。

12.根据权利要求11所述的字线驱动器，其中所述第四导体和所述第五导体形成在与所述第一导体、所述第二导体、和所述第三导体相同的金属层中。

13.根据权利要求8所述的字线驱动器，其中所述第一导体包括沿着每个字线导体的三条边布置的部分。

14.一种字线驱动器，包括：

形成在基板中的多个掺杂区域；

在所述基板上方的NMOS氧化区域和PMOS氧化区域；

在所述NMOS氧化区域和所述PMOS氧化区域上方的层间介电层；

置于所述NMOS氧化区域和所述PMOS氧化区域上的第一导体和第二导体，所述第一导体和所述第二导体置于多个掺杂区域中的相应的第一掺杂区域和第二掺杂区域上方；

第三导体，所述第三导体是通过第一通孔与所述第二导体连接的字线导体；以及

第四导体，形成在所述层间介电层中，所述第四导体延伸穿过所述NMOS氧化区域的宽度和所述PMOS氧化区域的宽度，所述第四导体设置为不与所述字线导体相交叉，并且所述第四导体包括沿着所述字线导体的三条边布置的部分；

接触点，形成在所述NMOS氧化区域和PMOS氧化区域之间，所述接触点通过通孔与所述第四导体连接。

15.根据权利要求14所述的字线驱动器，进一步包括与所述第一导体通过第二通孔相连接的第五导体；其中所述第五导体能够与具有预设电压的电压节点相连接。

16.根据权利要求14所述的字线驱动器，其中所述第一导体和所述第二导体形成在第一金属层中，并且所述第三导体和所述第四导体形成在所述第一金属层上的第二金属层中。