KR20090015710A - 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치 - Google Patents

테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치 Download PDF

Info

Publication number
KR20090015710A
KR20090015710A KR1020070080267A KR20070080267A KR20090015710A KR 20090015710 A KR20090015710 A KR 20090015710A KR 1020070080267 A KR1020070080267 A KR 1020070080267A KR 20070080267 A KR20070080267 A KR 20070080267A KR 20090015710 A KR20090015710 A KR 20090015710A
Authority
KR
South Korea
Prior art keywords
test
region
contacts
active
gate line
Prior art date
Application number
KR1020070080267A
Other languages
English (en)
Other versions
KR101318946B1 (ko
Inventor
이선정
신홍재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070080267A priority Critical patent/KR101318946B1/ko
Priority to JP2008205628A priority patent/JP2009044159A/ja
Priority to US12/222,476 priority patent/US8217393B2/en
Publication of KR20090015710A publication Critical patent/KR20090015710A/ko
Application granted granted Critical
Publication of KR101318946B1 publication Critical patent/KR101318946B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Automation & Control Theory (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

테스트 장치가 제공된다. 테스트 장치는 반도체 기판 상에 일 방향으로 연장되어 형성된 제1 테스트 액티브 영역, 제1 테스트 액티브 영역과 타 방향으로 이격되어 일 방향으로 연장되어 형성된 제2 테스트 액티브 영역, 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역을 타 방향으로 가로지르도록 형성된 복수개의 테스트 게이트 라인, 테스트 게이트 라인에 인접하여 제1 및 제2 테스트 액티브 영역 상에 형성된 복수개의 테스트 콘택, 제1 및 제2 테스트 액티브 영역을 연결하여 제1 테스트 액티브 영역에 형성된 테스트 콘택과 제2 테스트 액티브 영역에 형성된 테스트 콘택을 한 쌍씩 전기적으로 연결하는 복수개의 연결 액티브 영역 및 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역 상에 인접하여 형성된 테스트 콘택을 두개씩 전기적으로 연결하는 복수개의 금속 배선을 포함하여 복수개의 테스트 콘택을 전기적으로 연결하는 오픈 콘택 체인이 형성된다.
반도체 집적 회로 장치, 스태틱 메모리 셀

Description

테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적 회로 장치{Test device, SRAM test device and semiconductor intergrated circuit device}
본 발명은 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적 회로 장치에 관한 것으로 보다 상세하게는 생산성이 향상된 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적 회로 장치에 관한 것이다.
스태틱 메모리(Static Random Access Memory; 스태틱 메모리)는 디램(Dynamic Random Access Memory; DRAM)에 비해 메모리 용량에서는 떨어지지만, 동작 속도가 빠른 장점을 갖는다. 따라서, 고속의 동작이 요구되는 컴퓨터의 캐쉬 메모리 또는 휴대용 전자제품(portable appliance) 등에 널리 사용되고 있다.
스태틱 메모리 셀은 박막 트랜지스터 셀(Thin Film Transistor cell; TFT cell), 완전 씨모스 셀(Full Complementary Metal Oxide Semiconductor cell; FCMOS cell) 등으로 분류된다. 완전 씨모스 셀은 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함한다.
한편, 반도체 메모리 소자가 집적화됨에 따라, 메모리 셀의 크기가 점점 작 아지고 있으며, 메모리 셀의 크기가 작아지면서, 금속 콘택의 크기 또한 작아지고 있다. 콘택의 크기가 작아짐에 따라 콘택을 정확하게 패터닝하는 것이 어려워져, 콘택 형성 불량이 증가하고 있다. 따라서, 콘택이 바르게 형성되어, 상부 영역과 하부 영역을 전기적으로 연결시키는지 여부(콘택 오픈 여부)를 확인하고 테스트하는 것은 중요한 테스트의 하나이다.
스태틱 메모리 소자에서 콘택 오픈 여부를 테스트하는 방법의 하나로 전자빔(E-beam)을 사용하는 방법이 있다. 그러나, 전자빔을 사용하는 방법의 경우 시간이 많이 소요되어 생산성이 크게 떨어지며, 전자빔 설비의 불안정성에 의한 노이즈 문제도 있다.
한편, 스태틱 메모리 소자에서 콘택 오픈 여부를 테스트하는 다른 방법으로 테스트하기 위한 테스트 소자를 따로 형성하는 방법이 있다. 이러한 경우, 테스트 소자와 실제 셀 소자의 구조가 다르기 때문에, 셀 소자의 콘택 오픈 여부를 테스트 소자가 정확히 반영하지 못한다. 그러면, 테스트 소자의 테스트 콘택이 오픈되었음에도 셀 소자의 콘택은 오픈되지 않거나, 반대로 테스트 소자의 테스트 콘택이 오픈되지 않았음에도 셀 소자의 콘택이 오픈되는 경우가 발생할 수 있다. 즉, 테스트의 정확도가 떨어져 생산성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 생산성이 향상된 테스트 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 생산성이 향상된 스태틱 메모리 테스트 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 생산성이 향상된 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 장치는 반도체 기판 상에 일 방향으로 연장되어 형성된 제1 테스트 액티브 영역, 상기 제1 테스트 액티브 영역과 타 방향으로 이격되어 일 방향으로 연장되어 형성된 제2 테스트 액티브 영역, 상기 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역을 타 방향으로 가로지르도록 형성된 복수개의 테스트 게이트 라인, 상기 테스트 게이트 라인에 인접하여 상기 제1 및 제2 테스트 액티브 영역 상에 형성된 복수개의 테스트 콘택, 상기 제1 및 제2 테스트 액티브 영역을 연결하여 상기 제1 테스트 액티브 영역에 형성된 테스트 콘택과 상기 제2 테스트 액티브 영역에 형성된 테스트 콘택 을 한 쌍씩 전기적으로 연결하는 복수개의 연결 액티브 영역 및 상기 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역 상에 인접하여 형성된 테스트 콘택을 두개씩 전기적으로 연결하는 복수개의 금속 배선을 포함하여 상기 복수개의 테스트 콘택을 전기적으로 연결하는 오픈 콘택 체인이 형성된다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 테스트 장치는 일 방향으로 나란하게 형성되며 상부에 테스트 콘택이 형성된 복수개의 테스트 게이트 라인, 상기 테스트 게이트 라인을 인접한 한 쌍씩 전기적으로 연결하는 하나 이상의 연결 게이트 라인 및 일측에 연결 게이트 라인이 형성된 상기 각각의 테스트 게이트 라인 상의 상기 테스트 콘택을 타측에 인접한 상기 테스트 콘택과 연결하는 금속 배선을 포함하여 상기 복수개의 테스트 게이트 라인 상의 테스트 콘택을 전기적으로 연결하는 오픈 콘택 체인이 형성된다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스태틱 메모리 테스트 장치는 반도체 기판 상에 이격되어 형성된 복수개의 도전 영역, 상기 각 도전 영역 상에 형성된 복수개의 콘택, 상기 복수개의 도전 영역을 두개씩 전기적으로 연결하는 하나 이상의 연결 영역 및 전기적으로 서로 연결되지 않은 도전 영역 상에 형성된 상기 복수개의 콘택을 두개씩 전기적으로 연결하여 오픈 콘택 체인이 형성되도록 하는 하나 이상의 금속 배선을 포함하되, 상기 도전 영역 및 상기 콘택은 테스트 하려는 셀 영역의 구조와 동일하게 형성된다.
상기 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 셀 영역 및 테스트 영역이 정의된 반도체 기판, 상기 셀 영역 상에 일 방향으로 연장되며 타 방향으로 나란하게 이격되어 형성된 제1 및 제2 액티브 영역, 상기 제1 액티브 영역 또는 제2 액티브 영역을 타 방향으로 가로지르도록 형성된 복수개의 게이트 라인, 상기 게이트 라인에 인접하여 상기 제1 및 제2 액티브 영역 상에 형성된 복수개의 콘택, 상기 테스트 영역 상에 상기 셀 영역 상의 상기 제1 및 제2 액티브 영역에 대응되게 형성된 제1 및 제2 테스트 액티브 영역, 상기 제1 및 제2 테스트 액티브 영역 상에 상기 게이트 라인과 대응되게 형성된 복수개의 테스트 게이트 라인, 상기 제1 및 제2 테스트 액티브 영역 상에 상기 콘택과 대응되게 형성된 복수개의 테스트 콘택, 상기 제1 및 제2 테스트 액티브 영역을 연결하여 상기 제1 테스트 액티브 영역에 형성된 테스트 콘택과 상기 제2 테스트 액티브 영역에 형성된 테스트 콘택을 한 쌍씩 전기적으로 연결하는 복수개의 연결 액티브 영역 및 상기 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역 상에 인접하여 형성된 테스트 콘택을 두개씩 전기적으로 연결하는 금속 배선을 포함하여 상기 복수개의 테스트 콘택이 전기적으로 연결되는 콘택 체인이 형성된다.
상기 또 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 셀 영역 및 테스트 영역이 정의된 반도체 기판, 상기 셀 영역 상에 일 방향으로 나란하게 형성된 복수개의 게이트 라인, 상기 각각의 게이트 라인 상에 형성된 복수개의 콘택, 상기 테스트 영역 상에 형성되며 상기 복수개의 게이트 라인에 대응되게 형성된 복수개의 테스트 게이트 라인, 상기 테스트 게이트 라인 상에 상기 복수개의 콘택에 대응되게 형성된 복수개의 테스트 콘택, 상기 테스트 게이트 라인을 인접한 한 쌍씩 전기적으로 연결하는 하나 이상의 연결 게이트 라인 및 일측에 연결 게이트 라인이 형성된 상기 각각의 테스트 게이트 라인 상의 상기 테스트 콘택을 타측에 인접한 상기 테스트 콘택과 연결하는 금속 배선을 포함하여 상기 복수개의 테스트 게이트 라인 상의 테스트 콘택을 전기적으로 연결하는 오픈 콘택 체인이 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적 회로 장치에 따르면 다음과 같은 효과가 있다.
복수개의 테스트 콘택을 전기적으로 연결하는 오픈 콘택 체인을 형성할 수 있다. 즉, 다수개의 테스트 콘택이 정상적으로 오픈되었는지 여부를 보다 간편하게 테스트할 수 있어, 생산성이 향상될 수 있다.
또한, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 테스트 영역의 테스트 콘택은 셀 영역의 콘택과 대응되게 형성된다. 따라서, 테스트 콘택의 오픈 여부는 셀 영역의 콘택의 오픈 여부를 보다 정확하게 반영할 수 있다. 즉, 보다 정확한 테스트를 수행할 수 있음으로써, 생산성이 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 구조에 대하여 상세히 설명한다. 본 발명의 일 실시예에 따른 스태틱 메모리 소자는 반도체 기판 상에 정의된 셀 영역 및 테스트 영역을 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 스태틱 메모리 소자는 셀 영역에 형성된 스태틱 메모리 셀을 포함하며, 스태틱 메모리 셀은 래치를 구성하는 다수의 풀업 트랜지스터(PU1, PU2) 및 풀다운 트랜지스터(PD1, PD2)와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터(PS1, PS2)를 포함한다.
스태틱 메모리 셀의 단위 셀은 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2) 및 제1 및 제2 풀업 트랜지스터(PU1, PU2)를 구비한다. 여기서, 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 NMOS 트랜지스터고, 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이다.
제1 및 제2 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 라인(VSS)에 연결되며, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 소스는 전원 라인(VDD)에 연결된다.
또한, NMOS 트랜지스터로 이루어진 제1 풀다운 트랜지스터(PD1)와 PMOS 트랜지스터로 이루어진 제1 풀업 트랜지스터(PU1)가 제1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(PD2)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(PU2)가 제2 인버터를 구성한다.
제1 및 제2 인버터의 출력단은 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS1)의 소스와 연결된다. 또한 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.
또한, 제1 및 제2 패스 트랜지스터(PS1, PS2)의 드레인은 각각 제1 및 제2 비트 라인(BL, /BL)이 연결된다.
도 2는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 셀 영역의 레이아웃도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 셀 영역에는 일 방향으로 연장되며 타 방향으로 나란하게 이격되어 형성된 한 쌍의 제1 도전형 액티브 영역(110)이 형성된다. 이 때, 제1 도전형 액티브 영역(110)은 N형 액티브 영역일 수 있다.
한편, 제1 도전형 액티브 영역(110)과 타 방향으로 이격되어 복수개의 제2 도전형 액티브 영역(120)이 형성된다. 제2 도전형 액티브 영역(120)은 제1 도전형 액티브 영역(110)보다 일 방향으로의 연장 길이가 짧다. 제2 도전형 액티브 영역(120)은 예를 들어, P형 액티브 영역일 수 있다.
제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)을 타 방향으로 가로지르는 복수개의 게이트 라인(130)이 형성된다. 복수개의 게이트 라인(130)은 제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 일부 오버랩되어 형성되어 트랜지스터를 형성한다. 이 때, 제1 도전형 액티브 영역(110)과 오버랩되는 영역에 형성되는 트랜지스터는 N형 트랜지스터, 예를 들어 풀다운 트랜지스터 또는 패스 트랜지스터일 수 있고, 제2 도전형 액티브 영역(120)과 오버랩되는 영역에 형성되는 트랜지스터는 P형 트랜지스터, 즉 풀업 트랜지스터일 수 있다.
제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 복수개의 게이트 라인(130)이 오버랩되는 영역의 양측에는 소스/드레인 영역이 형성되며, 소스/드레인 영역 상에는 복수개의 제1 콘택(140)이 형성된다. 복수개의 제1 콘택(140)은 소스/드레인 영역과 상부 배선을 연결한다. 또한, 일부 게이트 라인(130) 상에는 제2 콘택(150)이 형성되며, 제2 콘택(150)을 통해서는 게이트 라인(130)에 전압을 인가한다. 제2 도전형 액티브 영역(120)과 인접한 일부 게이트 라인(130) 상에는 제2 도전형 액티브 영역(120) 및 일부 게이트 라인(130)에 걸쳐 공유 콘택(shared contact)(160)이 형성된다.
한편, 게이트 라인(130)이 오버랩되지 않은 제1 및 제2 도전형 액티브 영역(110, 120)의 상면 및 게이트 라인(130) 상부에는 실리사이드 영역이 형성될 수 있다. 실리사이드 영역은 제1 콘택(140), 제2 콘택(150) 및 공유 콘택(160)의 접촉 저항을 감소시킨다.
도 3a는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 테스트 영역의 레이아웃도이다. 도 3b는 도 3a의 A-A' 선을 따라 절단한 단면도이다.
도 2 내지 도 3b를 참조하면, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 테스트 영역에는 반도체 기판(100) 상에 일 방향으로 연장되며 타 방향으로 나란하게 이격되어 형성된 한 쌍의 테스트 액티브 영역(210)이 형성된다. 이 때, 한 쌍의 테스트 액티브 영역(210)은 도 2에 도시된 셀 영역의 제1 도전형 액티브 영역(110)과 대응되게 형성된다. 여기서, 대응된다는 것은 간격 및 크기 등이 동일하게 형성된다는 것을 의미한다. 한 쌍의 테스트 액티브 영역(210)은 복수개의 이 격된 연결 액티브 영역(212)에 의해 전기적으로 연결된다. 즉, 일 방향으로 나란하게 형성된 한 쌍의 테스트 액티브 영역(210)은 복수개의 연결 액티브 영역(212)에 의해 연결되어 사다리 형상의 액티브 영역을 형성한다. 한편, 테스트 액티브 영역(210) 및 연결 액티브 영역(212) 상에는 실리사이드 영역(105)이 형성되어, 전기적으로 서로 연결될 수 있다. 이 때, 테스트 액티브 영역(210)은 게이트 라인(130)에 의해 복수개의 영역으로 구분되며 각 분리 영역들은 서로 전기적으로 연결되지 않는다.
테스트 액티브 영역(210)을 타 방향으로 가로지르는 복수개의 테스트 게이트 라인(230)이 형성된다. 테스트 액티브 영역(210) 상에서는, 복수개의 테스트 게이트 라인(230)이 셀 영역의 제1 도전형 액티브 영역(110) 상에 형성된 게이트 라인(130)에 대응되게 형성된다. 즉, 테스트 액티브 영역(210) 상의 테스트 게이트 라인(230)은 제1 도전형 액티브 영역(110) 상의 게이트 라인(130)과 동일한 위치에 동일한 크기를 갖도록 형성된다. 그러나, 테스트 액티브 영역(210) 이외의 영역에서는 테스트 게이트 라인(230)과 게이트 라인(130)이 대응되지 않아도 무방하다. 도 2 및 도 3a를 참조하면, 셀 영역의 게이트 라인(130) 중의 일부는 제1 도전형 액티브 영역(110)을 하나 이상 오버랩하도록 형성된 반면에, 테스트 영역의 테스트 게이트 라인(230)은 테스트 액티브 영역(210) 하나에 테스트 게이트 라인(230) 하나만이 오버랩되도록 형성된다. 이것은, 테스트 게이트 라인(230)과 인접한 테스트 콘택(240)이 패터닝 과정에서 전기적으로 연결되는 경우, 테스트 콘택(240)이 오픈되지 않았음에도, 테스트 게이트 라인(230)을 통해 전기가 연결되는 것을 방지하기 위함이다.
복수개의 테스트 게이트 라인(230)에 의해 한 쌍의 테스트 액티브 영역(210)은 각각 복수개의 분리 영역들로 구분되며, 그러한 분리 영역 상에 복수개의 테스트 콘택(240)이 형성된다. 복수개의 테스트 콘택(240)은 테스트 액티브 영역(210)과 연결되고, 한 쌍의 테스트 액티브 영역(210)은 연결 액티브 영역(212)에 의해 연결되기 때문에 도 3a에서 연결 액티브 영역(212)의 양 끝단에 위치한 마주보는 두개의 콘택은 전기적으로 연결되게 된다.
한편, 각각의 테스트 액티브 영역(210) 상에 일 방향으로 인접하여 형성된 테스트 콘택(240)은 두개씩 금속 배선(270)으로 연결된다. 이 때, 복수개의 금속 배선(270)은 도 3에 도시된 바와 같이 지그재그로 형성된다.
본 발명의 일 실시예에 따른 스태틱 메모리 소자에 따르면, 한 쌍의 테스트 액티브 영역(210) 상에 형성된 복수개의 테스트 콘택(240)이 전기적으로 연결된 오픈 콘택 체인(C1)이 형성될 수 있다. 이 때, 오픈 콘택 체인(C1)의 일측단에는 입력 패드(미도시)가 형성되고, 오픈 콘택 체인(C1)의 타측단에는 출력 패드(미도시)가 형성될 수 있다. 입력 패드에 전압이 인가되면 오픈 콘택 체인(C1)을 따라 전류가 통한다. 이 때, 모든 테스트 콘택(240)이 정상적으로 오픈되었으면, 인가된 전류는 오픈 콘택 체인(C1)의 타측단에서 측정된다. 즉, 다수개의 테스트 콘택(240)이 정상적으로 오픈되었는지 여부를 보다 간편하게 테스트할 수 있어, 생산성이 향상될 수 있다.
또한, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 테스트 영역의 테 스트 액티브 영역(210) 및 테스트 콘택(240)은 셀 영역의 제1 도전형 액티브 영역(110) 및 제1 콘택(140)과 대응되게 형성된다. 따라서, 테스트 콘택(240) 주변의 환경은 셀 영역의 제1 콘택(140)의 주변 환경과 같게 형성된다. 즉, 테스트 콘택(240)의 오픈 여부는 제1 콘택(140)의 오픈 여부를 보다 정확하게 반영할 수 있다. 따라서, 보다 정확한 테스트를 수행할 수 있음으로써, 생산성이 향상될 수 있다.
도 4는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 변형 실시예이다.
도 4를 참조하면, 테스트 액티브 영역(214)을 한 쌍으로 분리하지 않고, 하나의 넓은 영역으로 형성한다. 여기서, 각 테스트 게이트 라인(232)은 테스트 콘택(240)이 두개씩 분리되도록 테스트 액티브 영역(214)을 가로질러 형성된다. 이러한 경우, 테스트 게이트 라인(232)에 의해 분리된 테스트 액티브 영역(214)의 각 분리 영역은 전기적으로 연결되지 않는다. 이 때, 테스트 게이트 라인(232)에 의해 분리된 테스트 액티브 영역(214)의 각 분리 영역 상에는 실리사이드 영역이 형성될 수 있다. 실리사이드 영역은 도전 영역이기 때문에 테스트 액티브 영역(214)의 각 분리 영역 상에 형성된 두개의 테스트 콘택(240)은 서로 전기적으로 연결되며, 인접한 분리 영역 상에 형성된 두개의 테스트 콘택(240)은 금속 배선(270)으로 연결된다. 따라서, 오픈 콘택 체인(C1')이 형성될 수 있다.
도 4에 도시된 변형 실시예에 따르면, 오픈 콘택 체인(C1')이 형성되어 다수개의 테스트 콘택(240)의 오픈 여부를 간단하고 정확하게 측정할 수 있다.
이하, 도 5a 및 도 5b를 참조하여, 본 발명의 다른 실시예에 따른 스태틱 메 모리 소자에 대하여 설명한다.
도 5a는 본 발명의 다른 실시예에 따른 스태틱 메모리 소자의 테스트 영역의 레이아웃도이다. 도 5b는 도 5a의 B-B' 선을 따라 절단한 단면도이다.
도 2, 도 5 및 도 5b를 참조하면, 본 발명의 다른 실시예에 따른 스태틱 메모리 소자의 테스트 영역에는 테스트 게이트 라인(330)이 형성된다. 테스트 게이트 라인(330)은 복수개가 형성되는데 각 테스트 게이트 라인(330)은 일 방향으로 이격되어 나란하게 형성될 수 있다. 테스트 게이트 라인(330) 사이의 간격은 서로 다를 수 있다. 여기서, 복수개의 테스트 게이트 라인(330)은 셀 영역의 복수개의 게이트 라인(130)에 대응되게 형성될 수 있다.
복수개의 테스트 게이트 라인(330)은 인접한 한 쌍씩 연결 게이트 라인(332)에 의해 전기적으로 연결된다. 즉, 인접한 한 쌍의 테스트 게이트 라인(330)은 연결 게이트 라인(332)에 의해 연결되어 하나의 구조물을 형성할 수 있다.
각각의 테스트 게이트 라인(330) 상에는 테스트 콘택(350)이 형성된다. 복수개의 테스트 콘택(350)은 셀 영역의 제2 콘택(150)에 대응되게 형성될 수 있다. 이 때, 연결 게이트 라인(332)에 의해 전기적으로 연결된 한 쌍의 테스트 게이트 라인(330) 상에 형성된 두 개의 테스트 콘택(350)은 전기적으로 연결된다.
한편, 일측에 연결 게이트 라인(332)이 형성된 각각의 테스트 게이트 라인(330) 상의 테스트 콘택(350)은 타측에 인접한 테스트 콘택(350)과 금속 배선(370)으로 연결된다. 즉, 테스트 게이트 라인(330)은 일측에 인접하여 형성된 테스트 게이트 라인(330)과 연결 게이트 라인(332)을 통해 연결되고, 테스트 게이트 라인(330) 상에 형성된 테스트 콘택(350)은 타측에 형성된 테스트 콘택(350)과 금속 배선(370)으로 연결되어 복수개의 테스트 게이트 라인(330) 상에 형성된 복수개의 테스트 콘택(350)을 전기적으로 연결하는 오픈 콘택 체인(C2)을 형성한다.
본 발명의 다른 실시예에 따른 스태틱 메모리 소자에 따르면, 복수개의 테스트 게이트 라인(330) 상에 형성된 복수개의 테스트 콘택(350)이 전기적으로 연결된 오픈 콘택 체인(C2)이 형성될 수 있다. 이 때, 오픈 콘택 체인(C2)의 일측단에는 입력 패드(미도시)가 형성되고, 오픈 콘택 체인(C2)의 타측단에는 출력 패드(미도시)가 형성될 수 있다. 입력 패드에 전압이 인가되면 오픈 콘택 체인(C2)을 따라 전류가 통한다. 이 때, 모든 테스트 콘택(350)이 정상적으로 오픈되었으면, 인가된 전류는 오픈 콘택 체인(C2)의 타측단에서 측정된다. 즉, 다수개의 테스트 콘택(350)이 정상적으로 오픈되었는지 여부를 보다 간편하게 테스트할 수 있어, 생산성이 향상될 수 있다.
또한, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 테스트 영역의 테스트 게이트 라인(330) 및 테스트 콘택(350)은 셀 영역의 게이트 라인(130) 및 제2 콘택(150)과 대응되게 형성된다. 따라서, 테스트 콘택(350) 주변의 환경은 셀 영역의 제2 콘택(150)의 주변 환경과 같게 형성된다. 즉, 테스트 콘택(350)의 오픈 여부는 제2 콘택(150)의 오픈 여부를 보다 정확하게 반영할 수 있다. 따라서, 보다 정확한 테스트를 수행할 수 있음으로써, 생산성이 향상될 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 셀 영역의 레이아웃도이다.
도 3a는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 테스트 영역의 레이아웃도이다.
도 3b는 도 3a의 A-A' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 변형 실시예이다.
도 5a는 본 발명의 다른 실시예에 따른 스태틱 메모리 소자의 테스트 영역의 레이아웃도이다.
도 5b는 도 5a의 B-B' 선을 따라 절단한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 105: 실리사이드 영역
110: 제1 도전형 액티브 영역 120: 제2 도전형 액티브 영역
130: 게이트 라인 140: 제1 콘택
150: 제2 콘택 160: 공유 콘택
210, 214: 테스트 액티브 영역 212: 연결 액티브 영역
230, 232, 330: 테스트 게이트 라인
240, 350: 테스트 콘택 270, 370: 금속 배선
332: 연결 게이트 라인 C1, C1', C2: 콘택 체인

Claims (23)

  1. 반도체 기판 상에 일 방향으로 연장되어 형성된 제1 테스트 액티브 영역;
    상기 제1 테스트 액티브 영역과 타 방향으로 이격되어 일 방향으로 연장되어 형성된 제2 테스트 액티브 영역;
    상기 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역을 타 방향으로 가로지르도록 형성된 복수개의 테스트 게이트 라인;
    상기 테스트 게이트 라인에 인접하여 상기 제1 및 제2 테스트 액티브 영역 상에 형성된 복수개의 테스트 콘택;
    상기 제1 및 제2 테스트 액티브 영역을 연결하여 상기 제1 테스트 액티브 영역에 형성된 테스트 콘택과 상기 제2 테스트 액티브 영역에 형성된 테스트 콘택을 한 쌍씩 전기적으로 연결하는 복수개의 연결 액티브 영역; 및
    상기 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역 상에 인접하여 형성된 테스트 콘택을 두개씩 전기적으로 연결하는 복수개의 금속 배선을 포함하여 상기 복수개의 테스트 콘택을 전기적으로 연결하는 오픈 콘택 체인이 형성되는 테스트 장치.
  2. 제 1항에 있어서,
    상기 오픈 콘택 체인은 상기 복수개의 테스트 콘택의 콘택 오픈 여부를 테스트하는 테스트 장치.
  3. 제 1항에 있어서,
    상기 제1 및 제2 테스트 액티브 영역은 상기 복수개의 테스트 게이트 라인에 의해 복수개의 영역으로 구분되며,
    상기 테스트 게이트 라인에 의해 분리된 각각의 영역 상에는 실리사이드 영역이 형성된 테스트 장치.
  4. 제 3항에 있어서,
    상기 제1 및 제2 액티브 영역은 N형 액티브 영역인 테스트 장치.
  5. 제 1항에 있어서,
    상기 연결 액티브 영역 상에는 실리사이드 영역이 형성된 테스트 장치.
  6. 제 1항에 있어서,
    상기 각각의 테스트 게이트 라인은 상기 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역 중 하나를 선택적으로 가로지르는 테스트 장치.
  7. 제 1항에 있어서,
    상기 오픈 콘택 체인의 일측단에 연결된 입력 패드 및 상기 오픈 콘택 체인의 타측단에 연결된 출력 패드를 더 포함하는 테스트 장치.
  8. 제 1항에 있어서,
    상기 반도체 기판 상에는 스태틱 메모리 셀 영역 및 스태틱 메모리 테스트 영역이 정의되며, 상기 제1 및 제2 테스트 액티브 영역, 상기 테스트 게이트 라인, 상기 테스트 콘택, 상기 연결 액티브 영역 및 상기 금속 배선은 상기 스태틱 메모리 테스트 영역에 형성된 테스트 장치.
  9. 제 8항에 있어서,
    상기 셀 영역 상에는 제1 및 제2 액티브 영역, 복수개의 게이트 라인, 복수개의 콘택이 형성되고,
    상기 제1 및 제2 테스트 액티브 영역은 상기 제1 및 제2 액티브 영역과 대응되고, 상기 테스트 게이트 라인은 상기 게이트 라인과 대응되며, 상기 테스트 콘택은 상기 콘택과 대응되게 형성된 테스트 장치.
  10. 일 방향으로 나란하게 형성되며 상부에 테스트 콘택이 형성된 복수개의 테스트 게이트 라인;
    상기 테스트 게이트 라인을 인접한 한 쌍씩 전기적으로 연결하는 하나 이상의 연결 게이트 라인; 및
    일측에 연결 게이트 라인이 형성된 상기 각각의 테스트 게이트 라인 상의 상기 테스트 콘택을 타측에 인접한 상기 테스트 콘택과 연결하는 금속 배선을 포함하 여 상기 복수개의 테스트 게이트 라인 상의 테스트 콘택을 전기적으로 연결하는 오픈 콘택 체인이 형성되는 테스트 장치.
  11. 제 10항에 있어서,
    상기 오픈 콘택 체인은 상기 복수개의 테스트 콘택의 콘택 오픈 여부를 테스트하는 테스트 장치.
  12. 제 10항에 있어서,
    상기 오픈 콘택 체인의 일측단에 연결된 입력 패드 및 상기 오픈 콘택 체인의 타측단에 연결된 출력 패드를 더 포함하는 테스트 장치.
  13. 제 10항에 있어서,
    상기 반도체 기판 상에는 스태틱 메모리 셀 영역 및 스태틱 메모리 테스트 영역이 정의되며, 상기 테스트 게이트 라인, 상기 연결 게이트 라인 및 상기 금속 배선은 스태틱 메모리 테스트 영역에 형성된 테스트 장치.
  14. 제 13항에 있어서,
    상기 셀 영역 상에는 게이트 라인, 상기 게이트 라인 상에 형성된 복수개의 콘택이 포함되고,
    상기 테스트 게이트 라인은 상기 게이트 라인과 대응되고, 상기 테스트 콘택 은 상기 콘택과 대응되게 형성된 테스트 장치.
  15. 반도체 기판 상에 이격되어 형성된 복수개의 도전 영역;
    상기 각 도전 영역 상에 형성된 복수개의 콘택;
    상기 복수개의 도전 영역을 두개씩 전기적으로 연결하는 하나 이상의 연결 영역; 및
    전기적으로 서로 연결되지 않은 도전 영역 상에 형성된 상기 복수개의 콘택을 두개씩 전기적으로 연결하여 오픈 콘택 체인이 형성되도록 하는 하나 이상의 금속 배선을 포함하되, 상기 도전 영역 및 상기 콘택은 테스트 하려는 셀 영역의 구조와 동일하게 형성된 스태틱 메모리 테스트 장치.
  16. 제 15항에 있어서,
    상기 도전 영역 및 상기 연결 영역은 액티브 영역 상에 형성된 실리사이드 영역인 스태틱 메모리 테스트 장치.
  17. 제 16항에 있어서,
    상기 액티브 영역은 N형 액티브 영역인 스태틱 메모리 테스트 장치.
  18. 제 15항에 있어서,
    상기 도전 영역 및 상기 연결 영역은 폴리실리콘인 스태틱 메모리 테스트 장 치.
  19. 제 15항에 있어서,
    상기 도전 영역은 게이트 라인인 스태틱 메모리 테스트 장치.
  20. 제 15항에 있어서,
    상기 오픈 콘택 체인의 일측단에 연결된 입력 패드 및 상기 오픈 콘택 체인의 타측단에 연결된 출력 패드를 더 포함하는 스태틱 메모리 테스트 장치.
  21. 셀 영역 및 테스트 영역이 정의된 반도체 기판;
    상기 셀 영역 상에 일 방향으로 연장되며 타 방향으로 나란하게 이격되어 형성된 제1 및 제2 액티브 영역;
    상기 제1 액티브 영역 또는 제2 액티브 영역을 타 방향으로 가로지르도록 형성된 복수개의 게이트 라인;
    상기 게이트 라인에 인접하여 상기 제1 및 제2 액티브 영역 상에 형성된 복수개의 콘택;
    상기 테스트 영역 상에 상기 셀 영역 상의 상기 제1 및 제2 액티브 영역에 대응되게 형성된 제1 및 제2 테스트 액티브 영역;
    상기 제1 및 제2 테스트 액티브 영역 상에 상기 게이트 라인과 대응되게 형성된 복수개의 테스트 게이트 라인;
    상기 제1 및 제2 테스트 액티브 영역 상에 상기 콘택과 대응되게 형성된 복수개의 테스트 콘택;
    상기 제1 및 제2 테스트 액티브 영역을 연결하여 상기 제1 테스트 액티브 영역에 형성된 테스트 콘택과 상기 제2 테스트 액티브 영역에 형성된 테스트 콘택을 한 쌍씩 전기적으로 연결하는 복수개의 연결 액티브 영역; 및
    상기 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역 상에 인접하여 형성된 테스트 콘택을 두개씩 전기적으로 연결하는 금속 배선을 포함하여 상기 복수개의 테스트 콘택이 전기적으로 연결되는 콘택 체인이 형성되는 반도체 집적 회로 장치.
  22. 제 21항에 있어서,
    상기 제1 및 제2 액티브 영역, 상기 제1 및 제2 테스트 액티브 영역 및 상기 연결 액티브 상에는 실리사이드 영역이 형성된 반도체 집적 회로 장치.
  23. 셀 영역 및 테스트 영역이 정의된 반도체 기판;
    상기 셀 영역 상에 일 방향으로 나란하게 형성된 복수개의 게이트 라인;
    상기 각각의 게이트 라인 상에 형성된 복수개의 콘택;
    상기 테스트 영역 상에 형성되며 상기 복수개의 게이트 라인에 대응되게 형성된 복수개의 테스트 게이트 라인;
    상기 테스트 게이트 라인 상에 상기 복수개의 콘택에 대응되게 형성된 복수 개의 테스트 콘택;
    상기 테스트 게이트 라인을 인접한 한 쌍씩 전기적으로 연결하는 하나 이상의 연결 게이트 라인; 및
    일측에 연결 게이트 라인이 형성된 상기 각각의 테스트 게이트 라인 상의 상기 테스트 콘택을 타측에 인접한 상기 테스트 콘택과 연결하는 금속 배선을 포함하여 상기 복수개의 테스트 게이트 라인 상의 테스트 콘택을 전기적으로 연결하는 오픈 콘택 체인이 형성되는 반도체 집적 회로 장치.
KR1020070080267A 2007-08-09 2007-08-09 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치 KR101318946B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070080267A KR101318946B1 (ko) 2007-08-09 2007-08-09 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치
JP2008205628A JP2009044159A (ja) 2007-08-09 2008-08-08 スタティックメモリ素子
US12/222,476 US8217393B2 (en) 2007-08-09 2008-08-11 Test device, SRAM test device, semiconductor integrated circuit device and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070080267A KR101318946B1 (ko) 2007-08-09 2007-08-09 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치

Publications (2)

Publication Number Publication Date
KR20090015710A true KR20090015710A (ko) 2009-02-12
KR101318946B1 KR101318946B1 (ko) 2013-10-17

Family

ID=40381320

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070080267A KR101318946B1 (ko) 2007-08-09 2007-08-09 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치

Country Status (3)

Country Link
US (1) US8217393B2 (ko)
JP (1) JP2009044159A (ko)
KR (1) KR101318946B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525270B2 (en) * 2010-02-26 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and methods to stop contact metal from extruding into replacement gates
US8482131B2 (en) * 2011-07-31 2013-07-09 Nanya Technology Corp. Via structure
US8704224B2 (en) * 2011-09-23 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor test structures
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
JP2024516754A (ja) * 2022-04-12 2024-04-17 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体レイアウト構造及び半導体テスト構造
CN115632044B (zh) * 2022-12-22 2023-03-10 广州粤芯半导体技术有限公司 半导体测试结构及半导体测试方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998054727A2 (en) * 1997-05-30 1998-12-03 Micron Technology, Inc. 256 Meg DYNAMIC RANDOM ACCESS MEMORY
KR100295916B1 (ko) * 1998-10-19 2001-10-26 황인길 최소 영역 디자인 룰 측정을 위한 테스트 구조 및 그 방법
KR100395880B1 (ko) * 2001-09-11 2003-08-25 삼성전자주식회사 테스트 소자 그룹 구조
KR100991954B1 (ko) * 2003-04-30 2010-11-04 크로스텍 캐피탈, 엘엘씨 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈
US6937047B2 (en) * 2003-08-05 2005-08-30 Freescale Semiconductor, Inc. Integrated circuit with test pad structure and method of testing
US6977512B2 (en) * 2003-12-04 2005-12-20 Lsi Logic Corporation Method and apparatus for characterizing shared contacts in high-density SRAM cell design
KR100702008B1 (ko) * 2005-01-27 2007-03-30 삼성전자주식회사 3차원 에스램 셀 트랜지스터들을 갖는 테스트 소자 그룹구조체들
KR100684892B1 (ko) * 2005-03-14 2007-02-20 삼성전자주식회사 반도체 불량 분석을 위한 분석 구조체
CN101151544B (zh) * 2005-03-28 2011-08-03 株式会社半导体能源研究所 半导体器件、其制造方法、及其测量方法
US7741195B2 (en) * 2006-05-26 2010-06-22 Freescale Semiconductor, Inc. Method of stimulating die circuitry and structure therefor
DE102007063229B4 (de) * 2007-12-31 2013-01-24 Advanced Micro Devices, Inc. Verfahren und Teststruktur zur Überwachung von Prozesseigenschaften für die Herstellung eingebetteter Halbleiterlegierungen in Drain/Source-Gebieten
TWI365317B (en) * 2008-03-20 2012-06-01 Chunghwa Picture Tubes Ltd Active device array substrate
US8415650B2 (en) * 2009-07-02 2013-04-09 Actel Corporation Front to back resistive random access memory cells

Also Published As

Publication number Publication date
JP2009044159A (ja) 2009-02-26
US8217393B2 (en) 2012-07-10
US20090050886A1 (en) 2009-02-26
KR101318946B1 (ko) 2013-10-17

Similar Documents

Publication Publication Date Title
KR101318946B1 (ko) 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치
CN106098095A (zh) 具有两种类型的存储单元的集成电路芯片
TWI688778B (zh) 用以量測漏電流的方法、系統以及金屬隔離測試電路
US8405078B2 (en) Test device and a semiconductor integrated circuit device
KR101400328B1 (ko) 테스트 장치 및 반도체 집적 회로 장치
KR101426486B1 (ko) 테스트 장치 및 반도체 집적 회로 장치
CN101697351B (zh) 一种半导体测试结构
Forero et al. Analysis of short defects in FinFET based logic cells
KR101340510B1 (ko) 테스트 장치 및 반도체 집적 회로 장치
CN105118794A (zh) 一种测试sram共享接触孔与多晶硅接触电阻的结构
CN109559778B (zh) Sram测试结构
US20160049187A1 (en) Semiconductor device
KR100935195B1 (ko) 반도체 소자의 테스트 패턴
US20230016770A1 (en) Method for measuring resistance value of contact plug and testing structure
CN109411008B (zh) Sram测试结构及其形成方法、测试电路及其测试方法
CN105140214B (zh) 一种用于监控sram存储阵列中上拉晶体管的测试结构及测试方法
JPH077064A (ja) 半導体集積回路
US20230255012A1 (en) Metal isolation testing in the context of memory cells
CN101770966B (zh) 静态随机存储器中晶体管的测试结构
CN118053853A (zh) 版图效应测试结构、版图效应测试芯片及测试方法
KR20090036007A (ko) 테스트 패턴
KR20090025084A (ko) 스태틱 메모리 소자 및 그 제조 방법
JP2012043922A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 7