CN101770966B - 静态随机存储器中晶体管的测试结构 - Google Patents

静态随机存储器中晶体管的测试结构 Download PDF

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Abstract

一种随机静态存储器中晶体管的测试结构，包括半导体衬底、第一堆叠栅与第二堆叠栅、第一至第四掺杂区域、介质层以及第一、第二和第三接触电极，所述第二接触电极与第二堆叠栅之间不相互连接。本发明的优点在于，除了缩短第二接触电极的长度，使其不与第二堆叠栅连接之外，并未对实际电路的设计结构进行改动，仍然保留了其余的掺杂区域和堆叠栅，在降低漏电电流的同时，可以尽量避免由于测试结构同实际电路的设计结构差别过大而导致测试结果不具有参考价值。

Description

静态随机存储器中晶体管的测试结构
【技术领域】
本发明涉及集成电路制造领域，尤其涉及随机静态存储器中晶体管的测试结构。
【背景技术】
静态存储器是目前集成电路存储器领域中非常常见的一种存储器件。附图1所示是现有技术中最基本的六晶体管CMOS静态存储器基本存储单元的电路图，包括晶体管T1～T6，其中T1～T4构成两个首尾相接的CMOS反相器，T1和T2是PMOS，T3和T4是NMOS。该基本存储单元的存储原理是本领域内技术人员的公知技术，此处不再赘述。
在对上述基本存储单元进行测试的工作中，除了需要测试该存储单元的整体存储性能以及其他相关内容之外，还需要对单独的晶体管的特性进行测试，例如要对PMOS晶体管T1和T2的电流-电压(I-V)特性进行测试。
以测试晶体管T1为例，附图2是现有技术中对晶体管T1和T2进行I-V测试的测试结构俯视图，附图3为附图2沿AA方向的剖视图。参考附图2和附图3，所述测试结构包括半导体衬底100，堆叠栅110、120，掺杂区域111、112、121、122，接触电极131、132、133以及介质层140。为了在俯视图中可以清楚表示各部分之间的关系，介质层140于附图2中未示出。
掺杂区域111、112、121、122设置于半导体衬底100中靠近表面的位置，为P型掺杂区域。所述堆叠栅110与120设置于半导体衬底100的表面。所述掺杂区域111和112位于堆叠栅110的两侧，并与堆叠栅110共同构成晶体管T1的基本结构，掺杂区域121和122位于堆叠栅120的两侧，并与堆叠栅120共同构成晶体管T2的基本结构。
介质层140覆盖于所述掺杂区域111、112、121、122以及堆叠栅110与120的表面，并具有若干通孔以容置接触电极。
接触电极131、132、133位于介质层140的通孔中，用于为晶体管T1施加电学信号。所述接触电极131同掺杂区域111电学连接；所述接触电极132与掺杂区域112电学连接的同时与堆叠栅120电学连接。所述接触电极133同堆叠栅110电学连接的同时也与掺杂区域122电学连接。
以上结构截选于现有技术中的基本存储单元结构中的PMOS部分，并直接用于测试，因此可以保证被测晶体管周边的“环境”没有变动，使测试结果具有较高的可靠性。但是，在集成电路工艺的特征尺寸进入90nm以下的情况下，堆叠栅的介电层的厚度随之降低，上述结构由于接触电极132同时连接了掺杂区域112和堆叠栅120，接触电极133同时连接了堆叠栅110和掺杂区域122，因此在对晶体管T1施加测试信号时，除了晶体管T1本身的电学回路之外，还额外寄生了从接触电极132经由堆叠栅120至接触电极133之间的电学回路，如附图2中的虚线所示，这一寄生电学回路会产生额外的寄生漏电流。在集成电路工艺不断发展，堆叠栅介电层的厚度逐渐变薄的情况下，这一寄生电流对测试结果的影响越来越明显。
【发明内容】
本发明所要解决的技术问题是，提供一种可以降低寄生漏电流的随机静态存储器中晶体管的测试结构，提高测试的准确性。
为了解决上述问题，本发明提供了一种随机静态存储器中晶体管的测试结构，包括半导体衬底；第一堆叠栅与第二堆叠栅，所述两个堆叠栅设置于半导体衬底的表面；第一至第四掺杂区域，所述第一与第二掺杂区域设置与第一堆叠栅的两侧，所述第三与第四掺杂区域设置与第二堆叠栅的两侧；介质层，所述介质层设置于半导体衬底的表面，且覆盖所述四个掺杂区域以及两个堆叠栅的表面，且于介质层中设置有容置接触电极的通孔；以及第一、第二和第三接触电极，所述三个接触电极位于介质层的通孔中，所述第一接触电极同第一掺杂区域电学连接；所述第二接触电极与第二掺杂区域电学连接，所述第三接触电极同第一堆叠栅电学连接；所述第二接触电极与第二堆叠栅之间为电学断接(electrically disconnected)。
作为可选的技术方案，所述掺杂区域的导电类型为P型。
作为可选的技术方案，所述堆叠栅的长度小于130nm。
作为可选的技术方案，所述第一堆叠栅与第二堆叠栅的长度均小于130nm。
作为可选的技术方案，所述第一堆叠栅与第二堆叠栅对应的包括第一栅介质层与第二栅介质层，所述第一栅介质层与第二栅介质层的厚度均小于4nm。
作为可选的技术方案，所述第一栅介质层与第二栅介质层的材料选自于氧化硅、氮化硅和氮氧化硅中的一种。
作为可选的技术方案，所述接触电极的材料为金属，所述金属为钨。
本发明的优点在于，除了减小接触电极的几何尺寸，使其不与第二堆叠栅连接之外，并未对实际电路的设计结构进行改动，仍然保留了其余的掺杂区域和堆叠栅。也就是说，本发明所提供的测试结构并没有改变被测晶体管的周边“环境”，在降低了漏电电流的同时，可以尽量避免由于测试结构同实际电路的设计结构差别过大而导致测试结果不具有参考价值。
【附图说明】
附图1是现有技术中最基本的六晶体管CMOS静态存储器基本存储单元的电路图；
附图2与附图3是本发明现有技术的测试结构示意图；
附图4与附图5是本发明提供的随机静态存储器中晶体管的测试结构具体实施方式的测试结构示意图。
【具体实施方式】
下面结合附图对本发明提供的随机静态存储器中晶体管的测试结构具体实施方式做详细说明。
附图4所示为本具体实施方式所述测试结构的俯视图，附图5为附图4沿着AA方向的剖视图。所述测试结构用于对随机静态存储器(SRAM)中的基本存储单元中的单独晶体管的性能进行测试。本具体实施方式所提供的测试结构用于对晶体管T21的I-V特性进行测试，为了不改变晶体管T21的周边“环境”，尽量避免由于测试结构同实际电路的设计结构差别过大而导致测试结果不具有参考价值，因此本具体实施方式所提供的测试结构包括两个晶体管T21与T22。参考附图4和附图5，所述随机静态存储器中晶体管的测试结构包括半导体衬底200，第一堆叠栅210与第二堆叠栅220，第一至第四掺杂区域211、212、221和222，介质层240，第一、第二和第三接触电极231、232与233。
所述半导体衬底200为单晶硅衬底或者其他本领域内常见的衬底。
所述第一堆叠栅210与第二堆叠栅220设置于半导体衬底200的表面。所述第一堆叠栅210与第二堆叠栅220的长度L1与L2均小于130nm。所述第一堆叠栅210与第二堆叠栅包括第一栅介质层211与第二栅介质层221，所述第一栅介质层211与第二栅介质层221的厚度t1与t2均小于4nm。所述第一栅介质层211与第二栅介质层221的材料选自于氧化硅、氮化硅和氮氧化硅中的一种。在栅介质层厚度降低的情况下，漏电流增加，因此尤其需要采用本具体实施方式中所述的结构。
第一与第二掺杂区域211与212设置与第一堆叠栅210的两侧，相当于晶体管T21的源极和漏极，并与堆叠栅210共同构成晶体管T21的基本结构。所述第三与第四掺杂区域221和222设置与第二堆叠栅220的两侧，相当于晶体管T22的源极和漏极，并与堆叠栅220共同构成晶体管T22的基本结构。所述晶体管T21和T22为PMOS，即所述第一至第四掺杂区域211、212、221和222的导电类型为P型。
所述介质层240覆盖于所述四个掺杂区域211、212、221和222以及两个堆叠栅210与220的表面。所述介质层的材料选自与氧化硅、氮化硅或者氮氧化硅中的一种。
所述三个接触电极231、232与233位于介质层240中并露出于介质层240，所述第一接触电极231同第一掺杂区域211电学连接；所述第二接触电极232与第二掺杂区域212电学连接，所述第三接触电极233同第一堆叠栅210电学连接。所述三个接触电极231、232与233的材料为金属，优选材料为钨。
在对晶体管T21进行测试时，测试信号分别通过第一接触电极231、第二接触电极232、第三接触电极233施加于晶体管T21的源极、漏极和堆叠栅。本具体实施方式的特点在于，所述第二接触电极232与第二堆叠栅220之间所述第二接触电极与第二堆叠栅之间为电学断接，例如第二接触电极与第二堆叠栅之间以介质层相互隔离，因此可以保证第二接触电极232与第三接触电极233之间，即晶体管T21的源极(或者漏极)和堆叠栅之间不会通过第二堆叠栅220的栅介质层而产生额外的寄生电流，避免了影响晶体管T21的测试结果。
本具体实施方式的测试结构除了缩短第二接触电极的长度，使其不与第二堆叠栅220连接之外，并未对实际电路的设计结构进行改动，仍然保留了其余的掺杂区域和堆叠栅。也就是说，本具体实施方式所提供的测试结构并没有改变晶体管T21的周边“环境”，在降低了漏电电流的同时，可以尽量避免由于测试结构同实际电路的设计结构差别过大而导致测试结果不具有参考价值。
实验结果表明，同现有技术相比，在其他测试条件相同的情况下，采用本具体实施方式所述的结构所获得的测试结果，可以将晶体管T21的栅漏电电流(Ig)降低90％，关断电流(Ioff)降低50％。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种随机静态存储器中晶体管的测试结构，包括，
半导体衬底；
第一堆叠栅与第二堆叠栅，所述两个堆叠栅设置于半导体衬底的表面；
第一至第四掺杂区域，所述第一与第二掺杂区域设置于第一堆叠栅的两侧，所述第三与第四掺杂区域设置于第二堆叠栅的两侧；
介质层，所述介质层设置于半导体衬底的表面，且覆盖所述四个掺杂区域以及两个堆叠栅的表面，且于介质层中设置有容置接触电极的通孔；以及第一、第二和第三接触电极，所述三个接触电极位于介质层的通孔中，所述第一接触电极同第一掺杂区域电学连接；所述第二接触电极与第二掺杂区域电学连接，所述第三接触电极与第一堆叠栅电学连接且所述第三接触电极与第四掺杂区域电学连接；其特征在于，
所述第二接触电极与第二堆叠栅之间为电学断接。
2.根据权利要求1所述的随机静态存储器中晶体管的测试结构，其特征在于，所述第二接触电极与第二堆叠栅之间以介质层相互隔离。
3.根据权利要求1所述的随机静态存储器中晶体管的测试结构，其特征在于，所述掺杂区域的导电类型为P型。
4.根据权利要求1所述的随机静态存储器中晶体管的测试结构，其特征在于，所述第一堆叠栅与第二堆叠栅的长度均小于130nm。
5.根据权利要求1或4所述的随机静态存储器中晶体管的测试结构，其特征在于，所述第一堆叠栅与第二堆叠栅对应的包括第一栅介质层与第二栅介质层，所述第一栅介质层与第二栅介质层的厚度均小于4nm。
6.根据权利要求5所述的随机静态存储器中晶体管的测试结构，其特征在于，所述第一栅介质层与第二栅介质层的材料选自于氧化硅、氮化硅和氮氧化硅中的一种。
7.根据权利要求1所述的随机静态存储器中晶体管的测试结构，其特征在于，所述介质层的材料选自于氧化硅、氮化硅和氮氧化硅中的一种。
8.根据权利要求1所述的随机静态存储器中晶体管的测试结构，其特征在于，所述接触电极的材料为金属。 
9.根据权利要求8所述的随机静态存储器中晶体管的测试结构，其特征在于，所述金属为钨。 
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