CN109411008B - Sram测试结构及其形成方法、测试电路及其测试方法 - Google Patents

Abstract

一种SRAM测试结构及其形成方法、测试电路及其测试方法，形成方法包括：形成横跨第一鳍部和第二鳍部的传输栅极结构和下拉栅极结构，传输栅极结构有相对的第一侧和第二侧，下拉栅极结构在传输栅极结构第一侧；形成第一源漏掺杂区和第二源漏掺杂区，第一源漏掺杂区位于传输栅极结构两侧第一鳍部中及下拉栅极结构两侧第一鳍部中，第二源漏掺杂区位于传输栅极结构两侧第二鳍部中及下拉栅极结构两侧第二鳍部中；在传输栅极结构第二侧的第一源漏掺杂区和第二源漏掺杂区上分别对应形成分立的第一位线结构层和第二位线结构层。能分别对传输栅极结构对应第一鳍部的阈值电压和对应第二鳍部的阈值电压进行测试，需要较少引线。

Description

SRAM测试结构及其形成方法、测试电路及其测试方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种SRAM测试结构及其形成方法、测试电路及其测试方法。

背景技术

随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展，同时也对存储器的稳定性提出了更高的要求。

基本的静态存储器(Static Random Access Memory,SRAM)依赖于六个晶体管，这六个晶体管构成两个交叉耦合的反相器。每个反相器包括：一个上拉晶体管、一个下拉晶体管和一个存取晶体管。

为了获得足够的抗干扰能力和读取稳定性，用于形成存储器的晶体管多为鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)。在FinFET晶体管中，栅极为覆盖鳍部三个表面的3D架构，可以大幅改善电路控制。FinFET在存储器中的应用可以提高存储器的数据存储稳定性和集成度。

为了表征静态存储器的电学性能，通常在器件区域形成静态存储器的同时，在测试区域形成对应的SRAM测试结构，SRAM测试结构的基本单元和静态存储器的基本单元相同。通过测试SRAM测试结构的电学性能来表征静态存储器的电学性能。

然而，现有技术中半导体测试结构不能同时达到：测试传输栅极结构对应第一鳍部的阈值电压和对应第二鳍部各自阈值电压进行测试，且减少引线。

发明内容

本发明解决的问题是提供一种SRAM测试结构及其形成方法、测试电路及其测试方法，能够分别对传输栅极结构对应第一鳍部的阈值电压和对应第二鳍部的阈值电压进行测试，且需要较少引线。

为解决上述问题，本发明提供一种SRAM测试结构的形成方法，包括：提供衬底，所述衬底包括相邻的第一区和第二区，衬底第一区上具有第一鳍部，衬底第二区上具有第二鳍部；在衬底上形成横跨第一鳍部和第二鳍部的传输栅极结构，传输栅极结构具有相对的第一侧和第二侧；在衬底上形成横跨第一鳍部和第二鳍部的下拉栅极结构，下拉栅极结构位于传输栅极结构的第一侧；形成第一源漏掺杂区，第一源漏掺杂区位于第一区传输栅极结构两侧的第一鳍部中、以及第一区下拉栅极结构两侧的第一鳍部中；形成第二源漏掺杂区，第二源漏掺杂区位于第二区传输栅极结构两侧的第二鳍部中、以及第二区下拉栅极结构两侧的第二鳍部中；在传输栅极结构第二侧的第一源漏掺杂区上形成与第一源漏掺杂区电学连接的第一位线结构层；在传输栅极结构第二侧的第二源漏掺杂区上形成与第二源漏掺杂区电学连接的第二位线结构层，第二位线结构层与第一位线结构层相互分立。

可选的，所述衬底还包括与第一区邻接的第三区，第一区位于第二区和第三区之间，衬底第三区上具有第三鳍部；所述SRAM测试结构的形成方法还包括：在形成第一源漏掺杂区和第二源漏掺杂区之前，在衬底上形成横跨第三鳍部且覆盖第三鳍部的部分顶部表面和部分侧壁表面的上拉栅极结构；在上拉栅极结构两侧的第三鳍部中形成第三源漏掺杂区；形成第一源漏掺杂区、第二源漏掺杂区和第三源漏掺杂区后，形成公共连接线，所述公共连接线位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区上、以及上拉栅极结构一侧的第三源漏掺杂区上。

可选的，所述公共连接线仅位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区上、以及上拉栅极结构一侧的第三源漏掺杂区上。

可选的，所述公共连接线位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区上、传输栅极结构和下拉栅极结构之间的第二源漏掺杂区上、以及上拉栅极结构一侧的第三源漏掺杂区上。

本发明还提供一种SRAM测试结构，包括：衬底，所述衬底包括相邻的第一区和第二区；位于衬底第一区上的第一鳍部；位于衬底第二区上的第二鳍部；位于衬底上横跨第一鳍部和第二鳍部的传输栅极结构，传输栅极结构具有相对的第一侧和第二侧；位于衬底上横跨第一鳍部和第二鳍部的下拉栅极结构，下拉栅极结构位于传输栅极结构的第一侧；第一源漏掺杂区，第一源漏掺杂区位于第一区传输栅极结构两侧的第一鳍部中、以及第一区下拉栅极结构两侧的第一鳍部中；第二源漏掺杂区，第二源漏掺杂区位于第二区传输栅极结构两侧的第二鳍部中、以及第二区下拉栅极结构两侧的第二鳍部中；位于传输栅极结构第二侧第一源漏掺杂区上且与第一源漏掺杂区电学连接的第一位线结构层；位于传输栅极结构第二侧第二源漏掺杂区上且与第二源漏掺杂区电学连接的第二位线结构层，第二位线结构层与第一位线结构层相互分立。

可选的，所述衬底还包括与第一区邻接的第三区，第一区位于第二区和第三区之间，衬底第三区上具有第三鳍部；所述SRAM测试结构还包括：位于衬底的上拉栅极结构，上拉栅极结构横跨第三鳍部且覆盖第三鳍部的部分顶部表面和部分侧壁表面；位于上拉栅极结构两侧第三鳍部中的第三源漏掺杂区；公共连接线，所述公共连接线位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区上、以及上拉栅极结构一侧的第三源漏掺杂区上。

可选的，所述公共连接线仅位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区上、以及上拉栅极结构一侧的第三源漏掺杂区上。

可选的，所述公共连接线位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区上、传输栅极结构和下拉栅极结构之间的第二源漏掺杂区上、以及上拉栅极结构一侧的第三源漏掺杂区上。

本发明还提供一种测试电路，包括：存储单元，所述存储单元包括：第一连接端、第二连接端和接地端；第一传输晶体管，第一传输晶体管包括第一传输栅极、第一传输源极和第一传输漏极，第一传输源极与第一连接端连接；第二传输晶体管，第二传输晶体管包括第二传输栅极、第二传输源极和第二传输漏极，第二传输源极与第二连接端连接；连接第一传输漏极的第一位线；连接第二传输漏极的第二位线；第三传输晶体管，第三传输晶体管包括第三传输栅极、第三传输源极和第三传输漏极；第四传输晶体管，第四传输晶体管包括第四传输栅极、第四传输源极和第四传输漏极；连接第三传输漏极的第三位线；连接第四传输漏极的第四位线；第一下拉晶体管，第一下拉晶体管包括第一下拉栅极、第一下拉源极和第一下拉漏极，第一下拉源极与接地端连接，第一下拉漏极与第一连接端连接，第一下拉栅极与第二连接端连接；第二下拉晶体管，第二下拉晶体管包括第二下拉栅极、第二下拉源极和第二下拉漏极，第二下拉源极与接地端连接，第二下拉漏极与第二连接端连接，第二下拉栅极与第一连接端连接；第三下拉晶体管，第三下拉晶体管包括第三下拉栅极、第三下拉源极和第三下拉漏极，第三下拉源极与接地端连接，第三下拉漏极与第三传输源极连接，第三下拉栅极与第一下拉栅极连接；第四下拉晶体管，第四下拉晶体管包括第四下拉栅极、第四下拉源极和第四下拉漏极，第四下拉源极与接地端连接，第四下拉漏极与第四传输源极连接，第四下拉栅极与第二下拉栅极连接；连接第一传输栅极的第一字线和连接第二传输栅极的第二字线。

可选的，所述第三下拉漏极和第三传输源极均与第一下拉漏极连接；所述第四下拉漏极和第四传输源极均与第二下拉漏极连接。

可选的，所述第三下拉漏极和第三传输源极均与第一下拉漏极不连接；所述第四下拉漏极和第四传输源极均与第二下拉漏极不连接。

可选的，还包括：第一上拉晶体管，第一上拉晶体管包括第一上拉栅极、第一上拉源极和第一上拉漏极，第一上拉源极和第一连接端连接，第一上拉栅极与第二连接端连接；第二上拉晶体管，第二上拉晶体管包括第二上拉栅极、第二上拉源极和第二上拉漏极，第二上拉源极和第二连接端连接，第二上拉栅极和第一连接端连接，第二上拉漏极和第一上拉漏极连接。

本发明还提供一种测试方法，包括：提供上述测试电路；测试第一传输晶体管和第三传输晶体管的阈值电压，步骤包括：在所述接地端上施加第一电位；在第一连接端写入“0”数据；在第二连接端写入“1”数据；在第一连接端写入“0”数据，且在第二连接端写入“1”数据后，在所述第一位线和第三位线上施加第二电位，第二电位大于第一电位；在第一连接端写入“0”数据，且在第二连接端写入“1”数据后，在所述第一字线上施加第一测试电位，第一测试电压大于第一电位；分别测试第一传输晶体管对应不同第一测试电位时的第一传输工作电流；根据第一传输工作电流随第一测试电位的变化信息，获取第一传输晶体管的阈值电压；分别测试第三传输晶体管对应不同第一测试电位时的第三传输工作电流；根据第三传输工作电流随第一测试电位的变化信息，获取第三传输晶体管的阈值电压。

可选的，SRAM测试结构还包括：第一上拉晶体管，第一上拉晶体管包括第一上拉栅极、第一上拉源极和第一上拉漏极，第一上拉源极和第一连接端连接，第一上拉栅极与第二连接端连接；第二上拉晶体管，第二上拉晶体管包括第二上拉栅极、第二上拉源极和第二上拉漏极，第二上拉源极和第二连接端连接，第二上拉栅极和第一连接端连接，第二上拉漏极和第一上拉漏极连接；在第一连接端写入“0”数据和在第二连接端写入“1”数据的步骤包括：在所述第一位线和第三位线上施加第一电位，在所述第二位线和第四位线上施加第二电位，在第一字线和第二字线上施加第二电位，在所述第二上拉漏极和第一上拉漏极上施加第三电位，第三电位大于或等于第二电位。

可选的，所述第三电位为第二电位的1.3倍～2倍。

可选的，还包括：测试第二传输晶体管和第四传输晶体管的阈值电压；测试第二传输晶体管和第四传输晶体管的阈值电压的步骤包括：在所述接地端上施加第一电位；在第一连接端写入“1”数据；在第二连接端写入“0”数据；在第一连接端写入“1”数据，且在第二连接端写入“0”数据后，在所述第二位线和第四位线上施加第二电位，第二电位大于第一电位；在第一连接端写入“1”数据，且在第二连接端写入“0”数据后，在所述第二字线上施加第二测试电位，第二测试电压大于第一电位；分别测试第二传输晶体管对应不同第二测试电位时的第二传输工作电流；根据第二传输工作电流随第二测试电位的变化信息，获取第二传输晶体管的阈值电压；分别测试第四传输晶体管对应不同第二测试电位时的第四传输工作电流；根据第四传输工作电流随第二测试电位的变化信息，获取第四传输晶体管的阈值电压。

可选的，还包括：所述测试电路中第三下拉漏极和第三传输源极均与第一下拉漏极不连接；所述测试电路中第四下拉漏极和第四传输源极均与第二下拉漏极不连接；测试第一下拉晶体管和第三下拉晶体管的阈值电压，步骤包括：在所述接地端上施加第一电位；在第一字线和第二字线上施加第四电位，第四电位大于或等于第二电位，使第一传输晶体管、第三传输晶体管、第二传输晶体管和第四传输晶体管均导通；在第一位线和第三位线上施加第五电位，第五电位大于第一电位；在第二位线上施加第三测试电位；通过第一位线分别测试第一下拉晶体管对应不同第三测试电位时相应的第一下拉工作电流；根据第一下拉工作电流随第三测试电位的变化信息，获取第一下拉晶体管的阈值电压；通过第三位线分别测试第三下拉晶体管对应不同第三测试电位时的第三下拉工作电流；根据第三下拉工作电流随第三测试电位的变化信息，获取第三下拉晶体管的阈值电压。

可选的，还包括：测试第二下拉晶体管和第四下拉晶体管的阈值电压；测试第二下拉晶体管和第四下拉晶体管的阈值电压的步骤包括：在所述接地端上施加第一电位；在第一字线和第二字线上施加第四电位，第四电位大于或等于第二电位，使第一传输晶体管、第三传输晶体管、第二传输晶体管和第四传输晶体管均导通；在第二位线和第四位线上施加第五电位；在第一位线上施加第四测试电位；通过第二位线分别测试第二下拉晶体管对应不同第四测试电位时的第二下拉工作电流；根据第二下拉工作电流随第四测试电位的变化信息，获取第二下拉晶体管的阈值电压；通过第四位线分别测试第四下拉晶体管对应不同第四测试电位时的第四下拉工作电流；根据第四下拉工作电流随第四测试电位的变化信息，获取第四下拉晶体管的阈值电压。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的SRAM测试结构的形成方法中，在传输栅极结构第二侧的第一源漏掺杂区上形成第一位线结构层，在传输栅极结构第二侧的第二源漏掺杂区上形成第二位线结构层。由于第二位线结构层与第一位线结构层相互分立，因此，横跨第一鳍部的传输栅极结构和横跨第二鳍部的传输栅极结构上的测试信号能够分别设置，使其相互不受影响。因此能够分别测试出横跨第一鳍部的传输栅极结构和横跨第二鳍部的传输栅极结构的阈值电压。其次，通过第一位线结构层和第二位线结构层测试横跨第一鳍部的传输栅极结构和横跨第二鳍部的传输栅极结构的阈值电压，无需在SRAM测试结构中设置较多用于测试相应阈值电压的引线。

本发明技术方案提供的SRAM测试结构中，由于第二位线结构层与第一位线结构层相互分立，因此横跨第一鳍部的传输栅极结构和横跨第二鳍部的传输栅极结构上的测试信号能够分别设置，使其相互不受影响。能分别测试出横跨第一鳍部的传输栅极结构和横跨第二鳍部的传输栅极结构的阈值电压。其次，无需在SRAM测试结构中设置较多用于测试相应阈值电压的引线。

附图说明

图1是一种SRAM测试结构的结构示意图；

图2是对应图1中SRAM测试结构的SRAM测试电路；

图3至图6是本发明一实施例中SRAM测试结构形成过程的结构示意图；

图7是对应图6中SRAM测试结构的测试电路；

图8是本发明另一实施例中SRAM测试结构形成过程的结构示意图；

图9是对应图8中SRAM测试结构的测试电路。

具体实施方式

正如背景技术所述，现有技术中的SRAM测试结构的性能较差。

一种SRAM测试结构，请参考图1，包括：衬底100，所述衬底100包括第一组合区和与第一组合区中心对称的第二组合区，第一组合区和第二组合区均包括相邻的第一区、第二区和第三区，第一区位于第二区和第三区之间；位于衬底100第一区上的第一鳍部111；位于衬底100第二区上的第二鳍部112；位于衬底100第三区上的第三鳍部113；位于衬底100第一区和第二区上的传输栅极结构121，传输栅极结构121横跨第一鳍部111和第二鳍部112，传输栅极结构121具有相对的第一侧和第二侧；位于衬底100第一区和第二区上的下拉栅极结构122，下拉栅极结构122横跨第一鳍部111和第二鳍部112、且位于传输栅极结构121的第一侧；位于衬底100第三区上的上拉栅极结构123，上拉栅极结构123横跨第三鳍部113；第一源漏掺杂区，第一源漏掺杂区位于第一区传输栅极结构121两侧的第一鳍部111中、以及第一区下拉栅极结构122两侧的第一鳍部111中；第二源漏掺杂区，第二源漏掺杂区位于第二区传输栅极结构121两侧的第二鳍部112中、以及第二区下拉栅极结构122两侧的第二鳍部112中；位于传输栅极结构121第二侧第一源漏掺杂区上和传输栅极结构121第二侧第二源漏掺杂区上的位线层140；位于上拉栅极结构两侧的第三源漏掺杂区；连接传输栅极结构121第一侧第一源漏掺杂区、传输栅极结构121第一侧第二源漏掺杂区、以及上拉栅极结构123一侧第三源漏掺杂区的公共连接线150。

图2是对应图1中SRAM测试结构的SRAM测试电路，第一组合区中横跨第一鳍部111的传输栅极结构121对应的晶体管、及第一组合区中横跨第二鳍部122的传输栅极结构121对应的晶体管并联构成第一组合传输晶体管PG1，第二组合区中横跨第一鳍部111的传输栅极结构121对应的晶体管、及第二组合区中横跨第二鳍部122的传输栅极结构121对应的晶体管并联构成第二组合传输晶体管PG2；第一组合区中横跨第一鳍部111的下拉栅极结构122对应的晶体管、及第一组合区中横跨第二鳍部122的下拉栅极结构122对应的晶体管并联构成第一组合下拉晶体管PD1，第二组合区中横跨第一鳍部111的下拉栅极结构122对应的晶体管、及第二组合区中横跨第二鳍部122的下拉栅极结构122对应的晶体管并联构成第二组合下拉晶体管PD2。第一组合区中上拉栅极结构对应的晶体管为第一上拉晶体管PU1，第二组合区中上拉栅极结构对应的晶体管为第二上拉晶体管PU2。

为了方便说明，将横跨第一鳍部111的传输栅极结构121对应的晶体管称为第一类型传输晶体管，将横跨第二鳍部122的传输栅极结构对应的晶体管称为第二类型传输晶体管。由于第一类型传输晶体管相对于第二类型传输晶体管更靠近上拉栅极结构对应的上拉晶体管，因此第一类型传输晶体管的电学性能受到上拉晶体管的影响较大。进而第一类型传输晶体管的电学性能和第二类型传输晶体管的电学性能具有一定的差异。

阈值电压为晶体管的重要性能之一。为了准确表征第一类型传输晶体管的阈值电压和第二类型传输晶体管的阈值电压，一种方法为采用四点测量法，在测量第一类型传输晶体管的阈值电压时，除了利用电学连接第一类型传输晶体管的字线，还需要从第一类型传输晶体管的漏极、第一连接点N1和第一类型传输晶体管底部衬底100接出引线；在测量第二类型传输晶体管的阈值电压时，除了利用电学连接第二类型传输晶体管的字线和连接第二类型传输晶体管的位线，还需要从第二类型传输晶体管的源极和第二类型传输晶体管底部衬底100接出引线。可见，需要设置较多的引线，一方面，增加了SRAM测试结构版图的复杂度，另一方面，设置较多的引线，容易引起引线和其它导线短路。

为了减小在测试第一类型传输晶体管的阈值电压和第二类型传输晶体管的阈值电压过程中的需要设置的引线，提出了另一种测试方法：包括：Vss上施加第一电位；在第一连接端N1写入“0”数据；在第二连接端N2写入“1”数据；之后，在位线层上施加第二电位，第二电位大于第一电位；在所述字线上施加测试电位，测试电压大于第一电位；在传输栅极上的测试电位取不同数值的条件下，测试传输晶体管相应的传输工作电流；传输工作电流随传输栅极上的测试电位的变化信息，获取传输晶体管的阈值电压。然而，由于在第一组合区中，第一类型传输晶体管的栅极、源极和漏极分别与第二类型传输晶体管的栅极、源极和漏极对应连接，在第二组合区中，第一类型传输晶体管的栅极、源极和漏极分别与第二类型传输晶体管的栅极、源极和漏极对应连接，不能分别表征第一类型传输晶体管的阈值电压和第二类型传输晶体管的阈值电压。

在此基础上，本发明提供一种SRAM测试结构的形成方法：在传输栅极结构第二侧的第一源漏掺杂区上形成第一位线结构层；在传输栅极结构第二侧的第二源漏掺杂区上形成第二位线结构层，第二位线结构层与第一位线结构层相互分立。能够分别对传输栅极结构对应第一鳍部的阈值电压和对应第二鳍部的阈值电压进行测试，且需要较少引线。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图6是本发明一实施例中SRAM测试结构形成过程的结构示意图。

参考图3，提供衬底200，衬底200包括相邻的第一区A和第二区B，衬底200第一区A上具有第一鳍部211，衬底200第二区B上具有第二鳍部212。

所述衬底200为形成SRAM测试结构提供工艺平台。所述衬底200的材料可以是单晶硅，多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述衬底200的材料为单晶硅。

所述SRAM存储器包括若干个存储单元，各存储单元包括中心对称的第一组合区Z1和第二组合区Z2。第一组合区Z1和第二组合区Z2均包括相邻的第一区A、第二区B和第三区C。第一区A位于第二区B和第三区C之间。关于第一区A、第二区B和第三区C的位置关系根据具体电路设计来区分。

第一组合区Z1中的第一区A和第二组合区Z2中的第一区A中心对称。第一组合区Z1中的第二区B和第二组合区Z2中的第二区B中心对称。第一组合区Z1中的第三区C和第二组合区Z2中的第三区C中心对称。

所述第一区A和第二区B用于形成传输晶体管和下拉晶体管。所述传输晶体管包括第一传输晶体管、第二传输晶体管，第三传输晶体管和第四传输晶体管。所述下拉晶体管包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管和第四下拉晶体管。

具体的，第一组合区Z1中第一区A和第二区B构成的区域用于形成第一传输晶体管、第三传输晶体管、第一下拉晶体管和第三下拉晶体管。第二组合区Z2中第一区A和第二区B构成的区域用于形成第二传输晶体管、第四传输晶体管、第二下拉晶体管和第四下拉晶体管。

所述第三区C用于形成上拉晶体管。具体的，第一组合区Z1中的第三区C用于形成第一上拉晶体管，第二组合区Z2中的第三区C用于形成第二上拉晶体管。所述衬底200第三区C上具有第三鳍部213。

所述第一鳍部211、第二鳍部212和第三鳍部213通过图形化衬底200形成；或者是：在衬底200上形成鳍部材料层(未图示)，然后图形化所述鳍部材料层，从而在衬底200上形成第一鳍部211、第二鳍部212和第三鳍部213。

所述衬底200表面还具有隔离结构(未图示)，隔离结构表面低于第一鳍部211、第二鳍部212和第三鳍部213的顶部表面，隔离结构用于电学隔离第一鳍部211、第二鳍部212和第三鳍部213。所述隔离结构的材料包括氧化硅。

本实施例中，传输晶体管和下拉晶体管的类型为N型，所述上拉晶体管的类型为P型。

参考图4，在衬底200上形成横跨第一鳍部211和第二鳍部212的传输栅极结构221，传输栅极结构221具有相对的第一侧和第二侧；在衬底200上形成横跨第一鳍部211和第二鳍部212的下拉栅极结构222，下拉栅极结构222位于传输栅极结构221的第一侧。

具体的，传输栅极结构221位于衬底200第一组合区Z1中第一区A和第二区B上、以及衬底200第二组合区Z2中第一区A和第二区B上。第一组合区Z1中第一区A和第二区B上的传输栅极结构221横跨第一组合区Z1上的第一鳍部211和第二鳍部212，第二组合区Z2中第一区A和第二区B上的传输栅极结构221横跨第二组合区Z2上的第一鳍部211和第二鳍部212。

第一组合区Z1上的传输栅极结构221包括第一传输栅极结构和第三传输栅极结构。第一传输栅极结构横跨第一组合区Z1中第一区A上的第一鳍部211、且覆盖第一鳍部211的部分顶部表面和部分侧壁表面，第一传输栅极结构对应第一传输晶体管。第三传输栅极结构横跨第一组合区Z1中第二区B上的第二鳍部212、且覆盖第二鳍部212的部分顶部表面和部分侧壁表面，第三传输栅极结构对应第三传输晶体管。第一传输栅极结构和第三传输栅极结构连接。

第二组合区Z2上的传输栅极结构221包括第二传输栅极结构和第四传输栅极结构。第二传输栅极结构横跨第二组合区Z2中第一区A上的第一鳍部211、且覆盖第一鳍部211的部分顶部表面和部分侧壁表面，第二传输栅极结构对应第二传输晶体管。第四传输栅极结构横跨第二组合区Z2中第二区B上的第二鳍部212、且覆盖第二鳍部212的部分顶部表面和部分侧壁表面，第四传输栅极结构对应第四传输晶体管。第四传输栅极结构和第二传输栅极结构连接。

所述传输栅极结构221具有相对的第一侧和第二侧，具体的，第一传输栅极结构、第三传输栅极结构、第二传输栅极结构和第四传输栅极结构均具有相对的第一侧和第二侧。具体的，下拉栅极结构222位于衬底200第一组合区Z1中第一区A和第二区B上、以及衬底200第二组合区Z2中第一区A和第二区B上。第一组合区Z1中第一区A和第二区B上的下拉栅极结构222横跨第一组合区Z1上的第一鳍部211和第二鳍部212，第二组合区Z2中第一区A和第二区B上的下拉栅极结构222横跨第二组合区Z2上的第一鳍部211和第二鳍部212。

第一组合区Z1上的下拉栅极结构222包括第一下拉栅极结构和第三下拉栅极结构。第一下拉栅极结构横跨第一组合区Z1中第一区A上的第一鳍部211、且覆盖第一鳍部211的部分顶部表面和部分侧壁表面，第一下拉栅极结构对应第一下拉晶体管。第三下拉栅极结构横跨第一组合区Z1中第二区B上的第二鳍部212、且覆盖第二鳍部212的部分顶部表面和部分侧壁表面，第三下拉栅极结构对应第三下拉晶体管。第一下拉栅极结构和第三下拉栅极结构连接。

第二组合区Z2上的下拉栅极结构222包括第二下拉栅极结构和第四下拉栅极结构。第二下拉栅极结构横跨第二组合区Z2中第一区A上的第一鳍部211、且覆盖第一鳍部211的部分顶部表面和部分侧壁表面，第二下拉栅极结构对应第二下拉晶体管。第四下拉栅极结构横跨第二组合区Z2中第二区B上的第二鳍部212、且覆盖第二鳍部212的部分顶部表面和部分侧壁表面，第四下拉栅极结构对应第四下拉晶体管。第四下拉栅极结构和第二下拉栅极结构连接。

所述下拉栅极结构222位于传输栅极结构221的第一侧。具体的，第一下拉栅极结构位于第一传输栅极结构的第一侧，第二下拉栅极结构位于第二传输栅极结构的第一侧，第三下拉栅极结构位于第三传输栅极结构的第一侧，第四下拉栅极结构位于第四传输栅极结构的第一侧。

本实施例中，还包括：在衬底200第三区C上形成上拉栅极结构223，上拉栅极结构223横跨第三鳍部213且覆盖第三鳍部213的部分顶部表面和部分侧壁表面。

所述上拉栅极结构223包括第一上拉栅极结构和第二上拉栅极结构。第一上拉栅极结构横跨第一组合区Z1中第三区C上的第三鳍部213、且覆盖第三鳍部213的部分顶部表面和部分侧壁表面，第一上拉栅极结构对应第一上拉晶体管。第二上拉栅极结构横跨第二组合区Z2中第三区C上的第三鳍部213、且覆盖第三鳍部213的部分顶部表面和部分侧壁表面，第二上拉栅极结构对应第二上拉晶体管。第一上拉栅极结构和第一下拉栅极结构连接，第二上拉栅极结构和第二下拉栅极结构连接。

参考图5，形成第一源漏掺杂区231，第一源漏掺杂区231位于第一区A传输栅极结构221两侧的第一鳍部211中、以及第一区A下拉栅极结构222两侧的第一鳍部211中；形成第二源漏掺杂区232，第二源漏掺杂区232位于第二区B传输栅极结构221两侧的第二鳍部212中、以及第二区B下拉栅极结构222两侧的第二鳍部212中。

具体的，第一源漏掺杂区231位于第一传输栅极结构两侧的第一鳍部211中、第一下拉栅极结构两侧的第一鳍部211中、第二传输栅极结构两侧的第一鳍部211中、以及第二下拉栅极结构两侧的第一鳍部211中。第二源漏掺杂区232位于第三传输栅极结构两侧的第二鳍部212中、第三下拉栅极结构两侧的第二鳍部212中、第四传输栅极结构两侧的第二鳍部212中、以及第四下拉栅极结构两侧的第二鳍部212中。

本实施例中，还包括：在上拉栅极结构223两侧的第三鳍部213中形成第三源漏掺杂区233。具体的，第三源漏掺杂区233位于第一上拉栅极结构两侧的第三鳍部213中以及第二上拉栅极结构两侧的第三鳍部213中。

参考图6，在传输栅极结构221第二侧的第一源漏掺杂区231上形成与第一源漏掺杂区231电学连接的第一位线结构层；在传输栅极结构221第二侧的第二源漏掺杂区232上形成与第二源漏掺杂区232电学连接的第二位线结构层，第二位线结构层与第一位线结构层相互分立。

所述第一位线结构层包括第一位线层241和第二位线层242。第一位线层241位于第一传输栅极结构第二侧的第一源漏掺杂区231上，第一位线层241和第一传输栅极结构第二侧的第一源漏掺杂区231电学连接；第二位线层242位于第二传输栅极结构第二侧的第一源漏掺杂区231上，第二位线层242和第二传输栅极结构第二侧的第一源漏掺杂区231电学连接。

所述第二位线结构层包括第三位线层243和第四位线层244。第三位线层243位于第三传输栅极结构第二侧的第二源漏掺杂区232上，第三位线层243和第三传输栅极结构第二侧的第二源漏掺杂区232电学连接；第四位线层244位于第四传输栅极结构第二侧的第二源漏掺杂区232上，第四位线层244和第四传输栅极结构第二侧的第二源漏掺杂区232电学连接。

第二位线结构层与第一位线结构层相互分立，具体的，第一位线层241和第三位线层243相互分立，第二位线层242和第四位线层244相互分立。

本实施例中，还包括：形成第一源漏掺杂区231、第二源漏掺杂区232和第三源漏掺杂区233后，形成公共连接线280。

本实施例中，所述公共连接线280仅位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区231上、以及上拉栅极结构一侧的第三源漏掺杂区233上。

具体的，公共连接线280包括第一公共连接线和第二公共连接线。第一公共连接线仅位于第一传输栅极结构和第一下拉栅极结构之间的第一源漏掺杂区231上、以及第一上拉栅极结构一侧的第三源漏掺杂区233上。第一公共连接线电学连接第一传输栅极结构和第一下拉栅极结构之间的第一源漏掺杂区231、及第一上拉栅极结构一侧的第三源漏掺杂区233。第二公共连接线仅位于第二传输栅极结构和第二下拉栅极结构之间的第一源漏掺杂区231上、以及第二上拉栅极结构一侧的第三源漏掺杂区233上。第二公共连接线电学连接第二传输栅极结构和第二下拉栅极结构之间的第一源漏掺杂区231、及第二上拉栅极结构一侧的第三源漏掺杂区233。

本实施例中，还包括：形成接地连接层260，接地连接层260包括第一接地连接层和第二接地连接层，第一接地连接层位于第一下拉栅极结构一侧的第一源漏掺杂区231上、以及第三下拉栅极结构一侧的第二源漏掺杂区232上，第一接地连接层电学连接第一下拉栅极结构一侧的第一源漏掺杂区231和第三下拉栅极结构一侧的第二源漏掺杂区232，且第一接地连接层和第一公共连接线分别位于第一下拉栅极结构的两侧。第二接地连接层位于第二下拉栅极结构一侧的第一源漏掺杂区231上、以及第四下拉栅极结构一侧的第二源漏掺杂区232上，第二接地连接层电学连接第二下拉栅极结构一侧的第一源漏掺杂区231和第四下拉栅极结构一侧的第二源漏掺杂区232，且第二接地连接层和第二公共连接线分别位于第二下拉栅极结构的两侧。

本实施例中，还包括：形成字线层250，字线层250包括第一字线层和第二字线层，第一字线层连接第三传输栅极结构，第二字线层连接第四传输栅极结构。

第一公共连接线电学连接第二上拉栅极结构，第二公共连接线电学连接第一上拉栅极结构。

相应的，本实施例还提供一种采用上述方法形成的SRAM测试结构，请参考图6，包括：衬底200，所述衬底200包括相邻的第一区A和第二区B；位于衬底200第一区A上的第一鳍部211；位于衬底200第二区B上的第二鳍部212；位于衬底200上横跨第一鳍部211和第二鳍部212的传输栅极结构221，传输栅极结构221具有相对的第一侧和第二侧；位于衬底200上横跨第一鳍部211和第二鳍部212的下拉栅极结构222，下拉栅极结构222位于传输栅极结构221的第一侧；第一源漏掺杂区231，第一源漏掺杂区231位于第一区A传输栅极结构221两侧的第一鳍部211中、以及第一区A下拉栅极结构222两侧的第一鳍部211中；第二源漏掺杂区232，第二源漏掺杂区232位于第二区B传输栅极结构221两侧的第二鳍部212中、以及第二区B下拉栅极结构222两侧的第二鳍部211中；位于传输栅极结构221第二侧第一源漏掺杂区231上且与第一源漏掺杂区231电学连接的第一位线结构层；位于传输栅极结构221第二侧第二源漏掺杂区232上且与第二源漏掺杂区232电学连接的第二位线结构层，第二位线结构层与第一位线结构层相互分立。

所述SRAM存储器包括若干个存储单元，各存储单元包括中心对称的第一组合区Z1和第二组合区Z2。第一组合区Z1和第二组合区Z2均包括相邻的第一区A、第二区B和第三区C。第一区A位于第二区B和第三区C之间。关于第一区A、第二区B和第三区C的位置关系根据具体电路设计来区分。

第一组合区Z1中的第一区A和第二组合区Z2中的第一区A中心对称。第一组合区Z1中的第二区B和第二组合区Z2中的第二区B中心对称。第一组合区Z1中的第三区C和第二组合区Z2中的第三区C中心对称。

所述第一区A和第二区B用于形成传输晶体管和下拉晶体管。所述传输晶体管包括第一传输晶体管、第二传输晶体管，第三传输晶体管和第四传输晶体管。所述下拉晶体管包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管和第四下拉晶体管。具体的，第一组合区Z1中第一区A和第二区B构成的区域用于形成第一传输晶体管、第三传输晶体管、第一下拉晶体管和第三下拉晶体管。第二组合区Z2中第一区A和第二区B构成的区域用于形成第二传输晶体管、第四传输晶体管、第二下拉晶体管和第四下拉晶体管。所述第三区C用于形成上拉晶体管。具体的，第一组合区Z1中的第三区C用于形成第一上拉晶体管，第二组合区Z2中的第三区C用于形成第二上拉晶体管。

所述衬底200第三区C上具有第三鳍部213。

本实施例中，传输晶体管和下拉晶体管的类型为N型，所述上拉晶体管的类型为P型。

传输栅极结构221位于衬底200第一组合区Z1中第一区A和第二区B上、以及衬底200第二组合区Z2中第一区A和第二区B上。第一组合区Z1中第一区A和第二区B上的传输栅极结构221横跨第一组合区Z1上的第一鳍部211和第二鳍部212，第二组合区Z2中第一区A和第二区B上的传输栅极结构221横跨第二组合区Z2上的第一鳍部211和第二鳍部212。第一组合区Z1上的传输栅极结构221包括第一传输栅极结构和第三传输栅极结构。第一传输栅极结构横跨第一组合区Z1中第一区A上的第一鳍部211、且覆盖第一鳍部211的部分顶部表面和部分侧壁表面，第一传输栅极结构对应第一传输晶体管。第三传输栅极结构横跨第一组合区Z1中第二区B上的第二鳍部212、且覆盖第二鳍部212的部分顶部表面和部分侧壁表面，第三传输栅极结构对应第三传输晶体管。第一传输栅极结构和第三传输栅极结构连接。第二组合区Z2上的传输栅极结构221包括第二传输栅极结构和第四传输栅极结构。第二传输栅极结构横跨第二组合区Z2中第一区A上的第一鳍部211、且覆盖第一鳍部211的部分顶部表面和部分侧壁表面，第二传输栅极结构对应第二传输晶体管。第四传输栅极结构横跨第二组合区Z2中第二区B上的第二鳍部212、且覆盖第二鳍部212的部分顶部表面和部分侧壁表面，第四传输栅极结构对应第四传输晶体管。第四传输栅极结构和第二传输栅极结构连接。

所述传输栅极结构221具有相对的第一侧和第二侧，具体的，第一传输栅极结构、第三传输栅极结构、第二传输栅极结构和第四传输栅极结构均具有相对的第一侧和第二侧。

下拉栅极结构222位于衬底200第一组合区Z1中第一区A和第二区B上、以及衬底200第二组合区Z2中第一区A和第二区B上。第一组合区Z1中第一区A和第二区B上的下拉栅极结构222横跨第一组合区Z1上的第一鳍部211和第二鳍部212，第二组合区Z2中第一区A和第二区B上的下拉栅极结构222横跨第二组合区Z2上的第一鳍部211和第二鳍部212。

第一组合区Z1上的下拉栅极结构222包括第一下拉栅极结构和第三下拉栅极结构。第一下拉栅极结构横跨第一组合区Z1中第一区A上的第一鳍部211、且覆盖第一鳍部211的部分顶部表面和部分侧壁表面，第一下拉栅极结构对应第一下拉晶体管。第三下拉栅极结构横跨第一组合区Z1中第二区B上的第二鳍部212、且覆盖第二鳍部212的部分顶部表面和部分侧壁表面，第三下拉栅极结构对应第三下拉晶体管。第一下拉栅极结构和第三下拉栅极结构连接。第二组合区Z2上的下拉栅极结构222包括第二下拉栅极结构和第四下拉栅极结构。第二下拉栅极结构横跨第二组合区Z2中第一区A上的第一鳍部211、且覆盖第一鳍部211的部分顶部表面和部分侧壁表面，第二下拉栅极结构对应第二下拉晶体管。第四下拉栅极结构横跨第二组合区Z2中第二区B上的第二鳍部212、且覆盖第二鳍部212的部分顶部表面和部分侧壁表面，第四下拉栅极结构对应第四下拉晶体管。第四下拉栅极结构和第二下拉栅极结构连接。

所述下拉栅极结构222位于传输栅极结构221的第一侧。具体的，第一下拉栅极结构位于第一传输栅极结构的第一侧，第二下拉栅极结构位于第二传输栅极结构的第一侧，第三下拉栅极结构位于第三传输栅极结构的第一侧，第四下拉栅极结构位于第四传输栅极结构的第一侧。

所述SRAM测试结构还包括：位于衬底200第三区C上的上拉栅极结构223，上拉栅极结构223横跨第三鳍部213且覆盖第三鳍部213的部分顶部表面和部分侧壁表面。所述上拉栅极结构223包括第一上拉栅极结构和第二上拉栅极结构。第一上拉栅极结构横跨第一组合区Z1中第三区C上的第三鳍部213、且覆盖第三鳍部213的部分顶部表面和部分侧壁表面，第一上拉栅极结构对应第一上拉晶体管。第二上拉栅极结构横跨第二组合区Z2中第三区C上的第三鳍部213、且覆盖第三鳍部213的部分顶部表面和部分侧壁表面，第二上拉栅极结构对应第二上拉晶体管。第一上拉栅极结构和第一下拉栅极结构连接，第二上拉栅极结构和第二下拉栅极结构连接。

第一源漏掺杂区231位于第一传输栅极结构两侧的第一鳍部211中、第一下拉栅极结构两侧的第一鳍部211中、第二传输栅极结构两侧的第一鳍部211中、以及第二下拉栅极结构两侧的第一鳍部211中。第二源漏掺杂区232位于第三传输栅极结构两侧的第二鳍部212中、第三下拉栅极结构两侧的第二鳍部212中、第四传输栅极结构两侧的第二鳍部212中、以及第四下拉栅极结构两侧的第二鳍部212中。

SRAM测试结构还包括：位于上拉栅极结构223两侧第三鳍部213中的第三源漏掺杂区233。具体的，具体的，第三源漏掺杂区233位于第一上拉栅极结构两侧的第三鳍部213中以及第二上拉栅极结构两侧的第三鳍部213中。

所述第一位线结构层包括第一位线层241和第二位线层242。第一位线层241位于第一传输栅极结构第二侧的第一源漏掺杂区231上，第一位线层241和第一传输栅极结构第二侧的第一源漏掺杂区231电学连接；第二位线层242位于第二传输栅极结构第二侧的第一源漏掺杂区231上，第二位线层242和第二传输栅极结构第二侧的第一源漏掺杂区231电学连接。

所述第二位线结构层包括第三位线层243和第四位线层244。第三位线层243位于第三传输栅极结构第二侧的第二源漏掺杂区232上，第三位线层243和第三传输栅极结构第二侧的第二源漏掺杂区232电学连接；第四位线层244位于第四传输栅极结构第二侧的第二源漏掺杂区232上，第四位线层244和第四传输栅极结构第二侧的第二源漏掺杂区232电学连接。

第二位线结构层与第一位线结构层相互分立，具体的，第一位线层241和第三位线层243相互分立，第二位线层242和第四位线层244相互分立。

SRAM测试结构还包括：公共连接线280。

本实施例中，所述公共连接线280仅位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区231上及上拉栅极结构一侧的第三源漏掺杂区233上。

具体的，公共连接线280包括第一公共连接线和第二公共连接线。第一公共连接线仅位于第一传输栅极结构和第一下拉栅极结构之间的第一源漏掺杂区231上、以及第一上拉栅极结构一侧的第三源漏掺杂区233上。第一公共连接线电学连接第一传输栅极结构和第一下拉栅极结构之间的第一源漏掺杂区231、及第一上拉栅极结构一侧的第三源漏掺杂区233。第二公共连接线仅位于第二传输栅极结构和第二下拉栅极结构之间的第一源漏掺杂区231上、以及第二上拉栅极结构一侧的第三源漏掺杂区233上。第二公共连接线电学连接第二传输栅极结构和第二下拉栅极结构之间的第一源漏掺杂区231、及第二上拉栅极结构一侧的第三源漏掺杂区233。第一公共连接线电学连接第二上拉栅极结构，第二公共连接线电学连接第一上拉栅极结构。

SRAM测试结构还包括：字线层250，字线层250包括第一字线层和第二字线层，第一字线层连接第三传输栅极结构，第二字线层连接第四传输栅极结构。

相应的，本实施例还提供一种对应图6中SRAM测试结构的测试电路，请参考图7，测试电路包括：存储单元，所述存储单元包括：第一连接端N1、第二连接端N2和接地端Vss；第一传输晶体管PG1，第一传输晶体管PG1包括第一传输栅极、第一传输源极和第一传输漏极，第一传输源极与第一连接端连接N1；第二传输晶体管PG2，第二传输晶体管PG2包括第二传输栅极、第二传输源极和第二传输漏极，第二传输源极与第二连接端N2连接；连接第一传输漏极的第一位线BL1；连接第二传输漏极的第二位线BL2；第三传输晶体管PG3，第三传输晶体管PG3包括第三传输栅极、第三传输源极和第三传输漏极；第四传输晶体管PG4，第四传输晶体管PG4包括第四传输栅极、第四传输源极和第四传输漏极；连接第三传输漏极的第三位线BL3；连接第四传输漏极的第四位线BL4；第一下拉晶体管PD1，第一下拉晶体管PD1包括第一下拉栅极、第一下拉源极和第一下拉漏极，第一下拉源极与接地端连接Vss，第一下拉漏极与第一连接端N1连接，第一下拉栅极与第二连接端N2连接；第二下拉晶体管PD2，第二下拉晶体管PD2包括第二下拉栅极、第二下拉源极和第二下拉漏极，第二下拉源极与接地端Vss连接，第二下拉漏极与第二连接端N2连接，第二下拉栅极与第一连接端N1连接；第三下拉晶体管PD3，第三下拉晶体管PD3包括第三下拉栅极、第三下拉源极和第三下拉漏极，第三下拉源极与接地端Vss连接，第三下拉漏极与第三传输源极连接，第三下拉栅极与第一下拉栅极连接；第四下拉晶体管PD4，第四下拉晶体管PD4包括第四下拉栅极、第四下拉源极和第四下拉漏极，第四下拉源极与接地端Vss连接，第四下拉漏极与第四传输源极连接，第四下拉栅极与第二下拉栅极连接；连接第一传输栅极的第一字线；连接第二传输栅极的第二字线。

本实施例中，所述第三下拉漏极和第三传输源极均与第一下拉漏极不连接；所述第四下拉漏极和第四传输源极均与第二下拉漏极不连接。

本实施例中，还包括：第一上拉晶体管PU1，第一上拉晶体管PU1包括第一上拉栅极、第一上拉源极和第一上拉漏极，第一上拉源极和第一连接端连接，第一上拉栅极与第二连接端连接；第二上拉晶体管PU2，第二上拉晶体管PU2包括第二上拉栅极、第二上拉源极和第二上拉漏极，第二上拉源极和第二连接端连接，第二上拉栅极和第一连接端连接，第二上拉漏极和第一上拉漏极连接。

相应的，本实施例还提供一种测试方法，包括：提供上述测试电路(参考图7)；测试第一传输晶体管PG1和第三传输晶体管PG3的阈值电压，步骤包括：在所述接地端上施加第一电位；在第一连接端写入“0”数据；在第二连接端写入“1”数据；在第一连接端写入“0”数据，且在第二连接端写入“1”数据后，在所述第一位线BL1和第三位线BL3上施加第二电位，第二电位大于第一电位；在第一连接端写入“0”数据，且在第二连接端写入“1”数据后，在所述第一字线上施加第一测试电位，第一测试电压大于第一电位；分别测试第一传输晶体管PG1对应不同第一测试电位时的第一传输工作电流；根据第一传输工作电流随第一测试电位的变化信息，获取第一传输晶体管PG1的阈值电压；分别测试第三传输晶体管PG3对应不同第一测试电位时的第三传输工作电流；根据第三传输工作电流随第一测试电位的变化信息，获取第三传输晶体管PG3的阈值电压。

在第一连接端写入“0”数据和在第二连接端写入“1”数据的步骤包括：在所述第一位线BL1和第三位线BL3上施加第一电位，在所述第二位线BL2和第四位线BL4上施加第二电位，在第一字线和第二字线上施加第二电位，在所述第二上拉漏极和第一上拉漏极上施加第三电位，第三电位大于或等于第二电位。

在第一连接端写入“0”数据和在第二连接端写入“1”数据的过程中，第三电位为第二电位的1.3倍～2倍，如1.5倍数，使第一连接端的电位更接近第一电位，使第二连接端的电位更接近第二电位。从而提高了第一传输晶体管和第三传输晶体管阈值电压的测试精度。

在一个实施例中，第一电位为0电位，第二电位为1伏，第三电位为1.5伏。

测试方法还包括：测试第二传输晶体管PG2和第四传输晶体管PG4的阈值电压。

测试第二传输晶体管PG2和第四传输晶体管PG4的阈值电压的步骤包括：在所述接地端上施加第一电位；在第一连接端写入“1”数据；在第二连接端写入“0”数据；在第一连接端写入“1”数据，且在第二连接端写入“0”数据后，在所述第二位线BL2和第四位线BL4上施加第二电位，第二电位大于第一电位；在第一连接端写入“1”数据，且在第二连接端写入“0”数据后，在所述第二字线上施加第二测试电位，第二测试电压大于第一电位；分别测试第二传输晶体管PG2对应不同第二测试电位时的第二传输工作电流；根据第二传输工作电流随第二测试电位的变化信息，获取第二传输晶体管PG2的阈值电压；分别测试第四传输晶体管PG4对应不同第二测试电位时的第四传输工作电流；根据第四传输工作电流随第二测试电位的变化信息，获取第四传输晶体管PG4的阈值电压。

在第一连接端写入“1”数据；在第二连接端写入“0”数据的步骤包括：在所述第一位线BL1和第三位线BL3上施加第二电位，在所述第二位线BL2和第四位线BL4上施加第一电位，在第一字线和第二字线上施加第二电位，在所述第二上拉漏极和第一上拉漏极上施加第三电位，第三电位大于或等于第二电位。

在第一连接端写入“1”数据；在第二连接端写入“0”数据的步骤的过程中，第三电位为第二电位的1.3倍～2倍，如1.5倍数，使第一连接端的电位更接近第二电位，使第二连接端的电位更接近第一电位。从而提高了第二传输晶体管PG2和第四传输晶体管PG4阈值电压的测试精度。

在一个实施例中，第一电位为0电位，第二电位为1伏，第三电位为1.5伏。

测试方法还包括：测试第一下拉晶体管PD1和第三下拉晶体管PD3的阈值电压。

测试第一下拉晶体管PD1和第三下拉晶体管PD3的阈值电压的步骤包括：在所述接地端上施加第一电位；在第一字线和第二字线上施加第四电位，第四电位大于或等于第二电位，使第一传输晶体管PG1、第三传输晶体管PG3、第二传输晶体管PG2和第四传输晶体管PG4均导通；在第一位线BL1和第三位线BL3上施加第五电位，第五电位大于第一电位；在第二位线BL2上施加第三测试电位；通过第一位线BL1分别测试第一下拉晶体管PD1对应不同第三测试电位时的第一下拉工作电流；根据第一下拉工作电流随第三测试电位的变化信息，获取第一下拉晶体管PD1的阈值电压；通过第三位线BL3分别测试第三下拉晶体管PD3对应不同第三测试电位时的第三下拉工作电流；根据第三下拉工作电流随第三测试电位的变化信息，获取第三下拉晶体管PD3的阈值电压。

本实施例中，第四电位为第二电位的1.3倍～2倍，如1.5倍数，使第一传输晶体管PG1、第三传输晶体管PG3、第二传输晶体管PG2和第四传输晶体管PG4充分导通。在一个实施例中，第一电位为0伏，第二电位为1伏，第四电位为1.5伏。

测试第一下拉晶体管PD1和第三下拉晶体管PD3的阈值电压过程中，第一传输晶体管PG1、第三传输晶体管PG3、第二传输晶体管PG2和第四传输晶体管PG4导通的过程包括：在第一字线和第二字线上施加第四电位，在第一位线BL1和第三位线BL3上施加第五电位，在第二位线BL2和第四位线BL4上施加第二电位，在第二上拉漏极和第一上拉漏极(Vdd)上施加第二电位，从而将第一位线BL1上的第五电位的信号写至第一连接端N1，将第三位线BL3上的第五电位的信号写至第三下拉漏极，将第二位线BL2上的第二电位的信号写至第二连接端N2，将第四位线BL4上的第二电位的信号写至第四下拉漏极。

在第二位线BL2上施加第三测试电位的过程中，将第二上拉漏极和第一上拉漏极(Vdd)不施加任何电位。

在一个实施例中，第五电位为0.1～0.3伏，如0.2伏。

测试方法还包括：测试第二下拉晶体管PD2和第四下拉晶体管PD4的阈值电压。

测试第二下拉晶体管PD2和第四下拉晶体管PD4的阈值电压的步骤包括：在所述接地端上施加第一电位；在第一字线和第二字线上施加第四电位，第四电位大于或等于第二电位，使第一传输晶体管PG1、第三传输晶体管PG3、第二传输晶体管PG2和第四传输晶体管PG4均导通；在第二位线BL2和第四位线BL4上施加第五电位；在第一位线BL1上施加第四测试电位；通过第二位线BL2分别测试第二下拉晶体管PD2对应不同第四测试电位时的第二下拉工作电流；根据第二下拉工作电流随第四测试电位的变化信息，获取第二下拉晶体管PD2的阈值电压；通过第四位线BL4分别测试第四下拉晶体管PD4对应不同第四测试电位时的第四下拉工作电流；根据第四下拉工作电流随第四测试电位的变化信息，获取第四下拉晶体管PD4的阈值电压。

本实施例中，第四电位为第二电位的1.3倍～2倍，如1.5倍数，使第一传输晶体管PG1、第三传输晶体管PG3、第二传输晶体管PG2和第四传输晶体管PG4充分导通。在一个实施例中，第一电位为0伏，第二电位为1伏，第四电位为1.5伏。

测试第二下拉晶体管PD2和第四下拉晶体管PD4的阈值电压，第一传输晶体管PG1、第三传输晶体管PG3、第二传输晶体管PG2和第四传输晶体管PG4导通的过程包括：在第一字线和第二字线上施加第四电位，在第二位线BL2和第四位线BL4上施加第五电位，在第一位线BL1和第三位线BL3上施加第二电位，在第二上拉漏极和第一上拉漏极(Vdd)上施加第二电位，从而将第一位线BL1上的第二电位的信号写至第一连接端N1，将第三位线BL3上的第二电位的信号写至第三下拉漏极，将第二位线BL2上的第五电位的信号写至第二连接端N2，将第四位线BL4上的第五电位的信号写至第四下拉漏极。

在第一位线BL1上施加第四测试电位的过程中，将第二上拉漏极和第一上拉漏极(Vdd)不施加任何电位。

在一个实施例中，第五电位为0.1～0.3伏，如0.2伏。

本发明另一实施例还提供一种SRAM测试结构的形成方法，本实施例与前一实施例的区别在于：公共连接线位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区上、传输栅极结构和下拉栅极结构之间的第二源漏掺杂区上、以及上拉栅极结构一侧的第三源漏掺杂区上。关于本实施例与前一实施例中相同的内容，不再详述。

图8是本发明另一实施例中SRAM测试结构形成过程的结构示意图。

参考图8，图8为在图5基础上的示意图，在传输栅极结构221第二侧的第一源漏掺杂区231上形成第一位线层；在传输栅极结构221第二侧的第二源漏掺杂区232上形成第二位线结构层，第二位线结构层与第一位线结构层相互分立。

本实施例中，还包括：形成第一源漏掺杂区231、第二源漏掺杂区232和第三源漏掺杂区233后，形成公共连接线380，公共连接线380位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区231上、传输栅极结构和下拉栅极结构之间的第二源漏掺杂区232上、以及上拉栅极结构一侧的第三源漏掺杂区233上。

具体的，公共连接线380包括第一公共连接线和第二公共连接线。第一公共连接线位于第一传输栅极结构和第一下拉栅极结构之间的第一源漏掺杂区231上、第三传输栅极结构和第三下拉栅极结构之间的第二源漏掺杂区232上、以及第一上拉栅极结构一侧的第三源漏掺杂区233上。第一公共连接线电学连接第一传输栅极结构和第一下拉栅极结构之间的第一源漏掺杂区231、第三传输栅极结构和第三下拉栅极结构之间的第二源漏掺杂区232、及第一上拉栅极结构一侧的第三源漏掺杂区233。

第二公共连接线位于第二传输栅极结构和第二下拉栅极结构之间的第一源漏掺杂区231上、第四传输栅极结构和第四下拉栅极结构之间的第二源漏掺杂区232上、及第二上拉栅极结构一侧的第三源漏掺杂区233上。第二公共连接线电学连接第二传输栅极结构和第二下拉栅极结构之间的第一源漏掺杂区231、第四传输栅极结构和第四下拉栅极结构之间的第二源漏掺杂区232、及第二上拉栅极结构一侧的第三源漏掺杂区233。

相应的，本实施例还提供一种采用上述方法形成的SRAM测试结构，本实施例中SRAM测试结构与前一实施例中SRAM测试结构的区别在于：公共连接线380位于传输栅极结构和下拉栅极结构之间的第一源漏掺杂区231上、传输栅极结构和下拉栅极结构之间的第二源漏掺杂区232上、以及上拉栅极结构一侧的第三源漏掺杂区233上。关于本实施例中SRAM测试结构与前一实施例中SRAM测试结构相同的内容，不再详述。

相应的，本实施例还提供一种对应图8中SRAM测试结构的测试电路，请参考图9，本实施例中测试电路与前一实施例中测试电路的区别在于：第三下拉漏极和第三传输源极均与第一下拉漏极连接；第四下拉漏极和第四传输源极均与第二下拉漏极连接。关于本实施例中测试电路与前一实施例中测试电路相同的内容，不再详述。

相应的，本实施例还提供一种测试方法，提供上述测试电路(参考图9)；测试第一传输晶体管和第三传输晶体管的阈值电压；测试第二传输晶体管和第四传输晶体管的阈值电压。

测试第一传输晶体管和第三传输晶体管的阈值电压的步骤参照前一实施例。测试第二传输晶体管和第四传输晶体管的阈值电压的步骤参照前一实施例。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种测试电路，其特征在于，包括：

存储单元，所述存储单元包括：第一连接端、第二连接端和接地端；

第一传输晶体管，第一传输晶体管包括第一传输栅极、第一传输源极和第一传输漏极，第一传输源极与第一连接端连接；

第二传输晶体管，第二传输晶体管包括第二传输栅极、第二传输源极和第二传输漏极，第二传输源极与第二连接端连接；

连接第一传输漏极的第一位线；

连接第二传输漏极的第二位线；

第三传输晶体管，第三传输晶体管包括第三传输栅极、第三传输源极和第三传输漏极；

第四传输晶体管，第四传输晶体管包括第四传输栅极、第四传输源极和第四传输漏极；

连接第三传输漏极的第三位线；

连接第四传输漏极的第四位线；

第一下拉晶体管，第一下拉晶体管包括第一下拉栅极、第一下拉源极和第一下拉漏极，第一下拉源极与接地端连接，第一下拉漏极与第一连接端连接，第一下拉栅极与第二连接端连接；

第二下拉晶体管，第二下拉晶体管包括第二下拉栅极、第二下拉源极和第二下拉漏极，第二下拉源极与接地端连接，第二下拉漏极与第二连接端连接，第二下拉栅极与第一连接端连接；

第三下拉晶体管，第三下拉晶体管包括第三下拉栅极、第三下拉源极和第三下拉漏极，第三下拉源极与接地端连接，第三下拉漏极与第三传输源极连接，第三下拉栅极与第一下拉栅极连接；

第四下拉晶体管，第四下拉晶体管包括第四下拉栅极、第四下拉源极和第四下拉漏极，第四下拉源极与接地端连接，第四下拉漏极与第四传输源极连接，第四下拉栅极与第二下拉栅极连接；

连接第一传输栅极的第一字线和连接第二传输栅极的第二字线；

所述第三下拉漏极和第三传输源极均与第一下拉漏极连接；所述第四下拉漏极和第四传输源极均与第二下拉漏极连接。

2.根据权利要求1所述的测试电路，其特征在于，所述第三下拉漏极和第三传输源极均与第一下拉漏极不连接；所述第四下拉漏极和第四传输源极均与第二下拉漏极不连接。

3.根据权利要求1所述的测试电路，其特征在于，还包括：第一上拉晶体管，第一上拉晶体管包括第一上拉栅极、第一上拉源极和第一上拉漏极，第一上拉源极和第一连接端连接，第一上拉栅极与第二连接端连接；第二上拉晶体管，第二上拉晶体管包括第二上拉栅极、第二上拉源极和第二上拉漏极，第二上拉源极和第二连接端连接，第二上拉栅极和第一连接端连接，第二上拉漏极和第一上拉漏极连接。

4.一种测试方法，其特征在于，包括：

提供如权利要求1所述的测试电路；

测试第一传输晶体管和第三传输晶体管的阈值电压，步骤包括：

在所述接地端上施加第一电位；

在第一连接端写入“0”数据；

在第二连接端写入“1”数据；

在第一连接端写入“0”数据，且在第二连接端写入“1”数据后，在所述第一位线和第三位线上施加第二电位，第二电位大于第一电位；

在第一连接端写入“0”数据，且在第二连接端写入“1”数据后，在所述第一字线上施加第一测试电位，第一测试电压大于第一电位；

分别测试第一传输晶体管对应不同第一测试电位时的第一传输工作电流；

根据第一传输工作电流随第一测试电位的变化信息，获取第一传输晶体管的阈值电压；

分别测试第三传输晶体管对应不同第一测试电位时的第三传输工作电流；

根据第三传输工作电流随第一测试电位的变化信息，获取第三传输晶体管的阈值电压。

5.根据权利要求4所述的测试方法，其特征在于，SRAM测试结构还包括：第一上拉晶体管，第一上拉晶体管包括第一上拉栅极、第一上拉源极和第一上拉漏极，第一上拉源极和第一连接端连接，第一上拉栅极与第二连接端连接；第二上拉晶体管，第二上拉晶体管包括第二上拉栅极、第二上拉源极和第二上拉漏极，第二上拉源极和第二连接端连接，第二上拉栅极和第一连接端连接，第二上拉漏极和第一上拉漏极连接；

在第一连接端写入“0”数据和在第二连接端写入“1”数据的步骤包括：在所述第一位线和第三位线上施加第一电位，在所述第二位线和第四位线上施加第二电位，在第一字线和第二字线上施加第二电位，在所述第二上拉漏极和第一上拉漏极上施加第三电位，第三电位大于或等于第二电位。

6.根据权利要求5所述的测试方法，其特征在于，所述第三电位为第二电位的1.3倍～2倍。

7.根据权利要求4所述的测试方法，其特征在于，还包括：测试第二传输晶体管和第四传输晶体管的阈值电压；

测试第二传输晶体管和第四传输晶体管的阈值电压的步骤包括：

在所述接地端上施加第一电位；

在第一连接端写入“1”数据；

在第二连接端写入“0”数据；

在第一连接端写入“1”数据，且在第二连接端写入“0”数据后，在所述第二位线和第四位线上施加第二电位，第二电位大于第一电位；

在第一连接端写入“1”数据，且在第二连接端写入“0”数据后，在所述第二字线上施加第二测试电位，第二测试电压大于第一电位；

分别测试第二传输晶体管对应不同第二测试电位时的第二传输工作电流；

根据第二传输工作电流随第二测试电位的变化信息，获取第二传输晶体管的阈值电压；

分别测试第四传输晶体管对应不同第二测试电位时的第四传输工作电流；

根据第四传输工作电流随第二测试电位的变化信息，获取第四传输晶体管的阈值电压。

8.根据权利要求4所述的测试方法，其特征在于，还包括：所述测试电路中第三下拉漏极和第三传输源极均与第一下拉漏极不连接；所述测试电路中第四下拉漏极和第四传输源极均与第二下拉漏极不连接；

测试第一下拉晶体管和第三下拉晶体管的阈值电压，步骤包括：

在所述接地端上施加第一电位；

在第一字线和第二字线上施加第四电位，第四电位大于或等于第二电位，使第一传输晶体管、第三传输晶体管、第二传输晶体管和第四传输晶体管均导通；

在第一位线和第三位线上施加第五电位，第五电位大于第一电位；

在第二位线上施加第三测试电位；

通过第一位线分别测试第一下拉晶体管对应不同第三测试电位时相应的第一下拉工作电流；

根据第一下拉工作电流随第三测试电位的变化信息，获取第一下拉晶体管的阈值电压；

通过第三位线分别测试第三下拉晶体管对应不同第三测试电位时的第三下拉工作电流；

根据第三下拉工作电流随第三测试电位的变化信息，获取第三下拉晶体管的阈值电压。

9.根据权利要求8所述的测试方法，还包括：测试第二下拉晶体管和第四下拉晶体管的阈值电压；

测试第二下拉晶体管和第四下拉晶体管的阈值电压的步骤包括：

在所述接地端上施加第一电位；

在第一字线和第二字线上施加第四电位，第四电位大于或等于第二电位，使第一传输晶体管、第三传输晶体管、第二传输晶体管和第四传输晶体管均导通；

在第二位线和第四位线上施加第五电位；

在第一位线上施加第四测试电位；

通过第二位线分别测试第二下拉晶体管对应不同第四测试电位时的第二下拉工作电流；

根据第二下拉工作电流随第四测试电位的变化信息，获取第二下拉晶体管的阈值电压；

通过第四位线分别测试第四下拉晶体管对应不同第四测试电位时的第四下拉工作电流；

根据第四下拉工作电流随第四测试电位的变化信息，获取第四下拉晶体管的阈值电压。

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