CN111508540B - 一种sram读写结构及其测试方法 - Google Patents

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Abstract

本发明提供一种SRAM读写结构及其测试方法，第一、第二PMOS和第一至第四NMOS；其中第一PMOS、第一NMOS和第二PMOS、第二NMOS组成两对相互交叉的耦合反相器；第三NMOS通过连接于反相器的输入端Q、第四NMOS通过连接于反相器的输出端QB将SRAM读写结构内部存储的数据与外围电路进行交互；第三NMOS和第四NMOS的背栅分别连接有电压VBG。本发明通过将第三NMOS和第四NMOS的背栅分别接出并施加偏压，通过在测试过程中寻找电学参数的平衡，达到读取操作时第三NMOS的导电能力比第一NMOS差，在写入操作时第四NMOS的导电能力比第二PMOS的导电能力好，实现器件读写能力的协调。

Description

一种SRAM读写结构及其测试方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种SRAM读写结构及其测试方法。
背景技术
在芯片设计中，存储单元SRAM由于其具备快速存取度以及稳定数据存储能力而被广泛研究，实际应用中，SRAM存储单元的稳定性、读写能力等参数是研究的热点问题。传统的SRAM按照组成基本单元所需的晶体管数目进行划分，可以分为四管SRAM、六管SRAM以及N管SRAM(N>6)。其中，六管(6T)SRAM单元由于其结构简单、面积小、数据保存稳定性较好等优点，成为当前业界主流的标准单元结构。SRAM单元的核心部分是由两对交叉耦合反相器组成，首尾相连形成正反馈来抵御漏电或噪声的干扰。反相器的输入端与输出端用于存储两个电位完全相反的数据。
SRAM作为存储单元，最重要的就是读写与写入操作，在六管SRAM单元中不可避免地存在着的读写矛盾(read-write conflict)，即读取操作与写入对传输晶体管的导电的能力有着截然相反的要求。为了解决常规六SRAM单元无法很好协调读取稳定性与写入能力的问题，在平面MOSFET工艺中，通过调整晶体管的尺寸(宽长比)来缓解读写矛盾，宽长比的设计会给器件制造带来难度。
因此，需要提出一种新的SRAM读写结构及其测试方法来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SRAM读写结构及其测试方法，用于解决现有技术中常规六SRAM单元无法很好协调读取稳定性与写入能力的问题。
为实现上述目的及其他相关目的，本发明提供一种SRAM读写结构，该结构至少包括：第一、第二PMOS和第一至第四NMOS；其中所述第一PMOS、所述第一NMOS和所述第二PMOS、所述第二NMOS组成两对相互交叉的耦合反相器；所述第三NMOS通过连接于所述反相器的输入端Q、所述第四NMOS通过连接于所述反相器的输出端QB将所述SRAM读写结构内部存储的数据与外围电路进行交互；所述第三NMOS和第四NMOS的背栅分别连接有电压VBG。
优选地，所述第一、第二PMOS的源极共同连接电源电压Vcc；所述第一PMOS的漏极与所述第一NMOS的漏极连接；所述第二PMOS的漏极与所述第二NMOS的漏极连接；所述第一NMOS的源极与所述第二NMOS的源极相互连接并接地；所述第一PMOS的漏极与所述第一NMOS的漏极的连接端作为所述SRAM结构的所述输入端Q与所述第二PMOS的栅极和所述第二NMOS的栅极相互连接；所述第二PMOS的漏极与所述第二NMOS的漏极作为所述SRAM结构的所述输出端QB与所述第一PMOS的栅极和所述第一NMOS的栅极相互连接。
优选地，所述第三NMOS的源极连接第一位线，其漏极连接所述输入端Q，其栅极连接第一字线；所述第四NMOS的源极连接第二位线，其漏极连接所述输出端QB，其栅极连接第二字线。
优选地，所述第三、第四NMOS的背栅分别通过位于其一侧的接出区连接所述电压VBG。
本发明还提供所述SRAM读写结构的测试方法，该测试方法包括对静态噪声容限的测试方法，测试至少包括以下步骤：
步骤一、对所述第一、第二字线、所述第一、第二位线、所述输出端QB以及所述第一、第二PMOS的N阱施加所述电源电压Vcc；对所述第一至第四NMOS的P阱施加所述电压VBG；
步骤二、将所述输入端Q的电压从0扫至电源电压Vcc，并且记录所述输出端QB的电压变化曲线；
步骤三、将所述输出端QB的电压从0扫至电源电压Vcc，并且记录所述输入端Q的电压变化曲线；
步骤四、将步骤二得到的所述输出端QB的电压变化曲线和步骤三得到的所述输入端Q的电压变化曲线在同一坐标下绘制，取蝴蝶形的曲线所形成的包络中，左上和右下两块区域能容纳的面积最大的矩形的两个边长，取二者的平均值为所述静态噪声容限。
优选地，该测试方法还包括步骤五、重复步骤一至步骤四，对所述第一至第四NMOS的P阱施加分别所述不同电压VBG，测试得出不同VBG下的一组所述静态噪声容限。
优选地，该测试方法还包括对写入过程中的噪声容限WNM的测试方法，至少包括以下步骤：
a、对所述第一、第二位线以及所述第一、第二PMOS的N阱分别施加所述电源电压Vcc；将所述第一、第二字线接地；对所述第一至第四NMOS的P阱施加所述电压VBG；
b、将所述输入端Q连接所述电源电压Vcc，并且将所述输出端QB接地；
c、将所述第一位线的电压从所述电源电压Vcc扫至0V的过程中分别测试所述输入端Q和所述输出端QB的电压，当所述输出端QB电压大于所述输入端Q的电压时，记录所述第一位线的电压WM_L；
d、重复所述步骤b；
e、将所述第二位线的电压从所述电源电压Vcc扫至0V的过程中分别测试所述输入端Q和所述输出端QB的电压，当所述输出端QB电压大于所述输入端Q的电压时，记录所述第二位线的电压WM_R；
f、计算所述第一位线电压WM_L和所述第二位线电压WM_R的平均值，测试得出不同VBG下的一组WNM。
优选地，将步骤四和步骤f中得到的不同VBG下的一组SNM和WNM进行比较，确定所述电压VBG的最佳值。
如上所述，本发明的SRAM读写结构及其测试方法，具有以下有益效果：本发明通过将第三NMOS和第四NMOS的背栅分别接出并施加偏压，通过在测试过程中寻找电学参数的平衡，达到读取操作时第三NMOS的导电能力比第一NMOS差，在写入操作时第四NMOS的导电能力比第二PMOS的导电能力好，实现器件读写能力的协调。
附图说明
图1显示为本发明的SRAM读写结构单元电路示意图；
图2显示为本发明的SRAM读写结构中第三、第四NMOS接出背栅的结构示意图；
图3显示为本发明的SRAM读写结构测试方法流程图；
图4显示为本发明中同一坐标下两个交叉耦合反相器的电压输出特性曲线形成的包络图形；
图5显示为不同电压VBG下的第一位线电压和所述第二位线电压曲线图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图至5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种SRAM读写结构，如图1所示，图1显示为本发明的SRAM读写结构单元电路示意图，该结构至少包括：第一、第二PMOS和第一至第四NMOS；其中所述第一PMOS、所述第一NMOS和所述第二PMOS、所述第二NMOS组成两对相互交叉的耦合反相器；所述第三NMOS通过连接于所述反相器的输入端Q、所述第四NMOS通过连接于所述反相器的输出端QB将所述SRAM读写结构内部存储的数据与外围电路进行交互；所述第三NMOS和第四NMOS的背栅分别连接有电压VBG。如图1所示，本实施例包括：第一PMOS(PU3)、第二PMOS(PU4)、第一NMOS(PD1)、第二NMOS(PD2)、第三NMOS(PG1)、第四NMOS(PG2)；其中所述第一PMOS(PU3)、所述第一NMOS(PD1)和所述第二PMOS(PU4)、所述第二NMOS(PD2)组成两对相互交叉的耦合反相器；所述第三NMOS(PG1)通过连接于所述反相器的输入端Q、所述第四NMOS(PG2)通过连接于所述反相器的输出端QB将所述SRAM读写结构内部存储的数据与外围电路进行交互；所述第三NMOS(PG1)和第四NMOS(PG2)的背栅分别连接电压VBG。
本发明进一步地，如图1所示，所述第一、第二PMOS的源极共同连接电源电压Vcc，即所述第一PMOS(PU3)和所述第二PMOS(PU4)各自的源极共同连接至电源电压VccVcc；所述第一PMOS(PU3)的漏极与所述第一NMOS(PD1)的漏极相互连接；所述第二PMOS(PU2)的漏极与所述第二NMOS(PD2)的漏极连接；所述第一NMOS(PD1)的源极与所述第二NMOS(PD2)的源极相互连接并接地；所述第一PMOS(PU3)的漏极与所述第一NMOS(PD1)的漏极的连接端作为所述SRAM结构的所述输入端Q与所述第二PMOS(PU2)的栅极和所述第二NMOS(PD2)的栅极相互连接；所述第二PMOS(PU2)的漏极与所述第二NMOS(PD2)的漏极作为所述SRAM结构的所述输出端QB与所述第一PMOS(PU3)的栅极和所述第一NMOS(PD1)的栅极相互连接。
本发明更进一步地，所述第三NMOS(PG1)的源极连接第一位线(图1中位于左侧的Bit line)，其漏极连接所述输入端Q，其栅极连接第一字线(图1中位于左侧的Word Line)；所述第四NMOS(PG2)的源极连接第二位线(图1中位于右侧的Bit Line)，其漏极连接所述输出端QB，其栅极连接第二字线(图1中位于右侧的Word Line)。
本发明再进一步地，所述第三、第四NMOS的背栅分别通过位于其一侧的接出区连接所述电压VBG。如图1所示，也就是说，所述第三NMOS(PG1)和所述第四NMOS(PG2)的背栅都分别连接在电压VBG，如图2所示，图2显示为本发明的SRAM读写结构中第三、第四NMOS接出背栅的结构示意图，其中所述第三NMOS(PG1)和所述第四NMOS(PG2)的背栅(P阱)分别由所述接出区所引出，并且在所述接出区上施加电压VBG。
本发明还提供所述SRAM读写结构的测试方法，如图3所示，图3显示为本发明的SRAM读写结构测试方法流程图，该测试方法包括对电学参数静态噪声容限SNM的测试，至少包括以下步骤：
步骤一、对所述第一、第二字线、所述第一、第二位线、所述输出端QB以及所述第一、第二PMOS的N阱施加所述电源电压Vcc；对所述第一至第四NMOS的P阱施加所述电压VBG；结合图1，该步骤对所述第一字线(图1中位于左侧的Word Line)、第二字线(图1中位于右侧的Word Line)施加偏压(电压VBG)，对所述第一位线、第二位线(Word Line)施加同样的偏压(电压VBG)，对所述输出端QB以及所述第一PMOS和第二PMOS的N阱施加所述电源电压Vcc；
步骤二、将所述输入端Q的电压从0扫至电源电压Vcc，并且记录所述输出端QB的电压变化曲线；
步骤三、将所述输出端QB的电压从0扫至电源电压Vcc，并且记录所述输入端Q的电压变化曲线；
步骤四、将步骤二得到的所述输出端QB的电压变化曲线和步骤三得到的所述输入端Q的电压变化曲线在同一坐标下绘制，取蝴蝶形的曲线所形成的包络中，左上和右下两块区域能容纳的面积最大的矩形的两个边长，取二者的平均值为所述静态噪声容限。即该步骤四中在同一坐标下绘制出两个交叉耦合反相器的电压输出特性曲线，取蝴蝶形的输出曲线所形成的包络中，左上和右下两块区域能容纳的面积最大矩形的两个边长(SNM_L和SNM_R)，取二者的平均值为所述静态噪声容限SNM。
本发明进一步地，该测试方法还包括步骤五、重复步骤一至步骤四，对所述第一至第四NMOS的P阱施加分别所述不同电压VBG，测试得出不同VBG下的一组所述静态噪声容限。即测试得出不同VBG下的一组SNM。如图4所示，图4显示为本发明中同一坐标下两个交叉耦合反相器的电压输出特性曲线形成的包络图形。
本发明还提供所述的SRAM读写结构的测试方法，该测试方法还包括对写入过程中的噪声容限WNM的测试，至少包括以下步骤：
a、对所述第一、第二位线以及所述第一、第二PMOS的N阱分别施加所述电源电压Vcc；将所述第一、第二字线接地；对所述第一至第四NMOS的P阱施加所述电压VBG；
b、将所述输入端Q连接所述电源电压Vcc，并且将所述输出端QB接地；
c、将所述第一位线的电压从所述电源电压Vcc扫至0V的过程中分别测试所述输入端Q和所述输出端QB的电压，当所述输出端QB电压大于所述输入端Q的电压时，记录所述第一位线的电压WM_L；
d、重复所述步骤b；
e、将所述第二位线的电压从所述电源电压Vcc扫至0V的过程中分别测试所述输入端Q和所述输出端QB的电压，当所述输出端QB电压大于所述输入端Q的电压时，记录所述第二位线的电压WM_R；
f、计算所述第一位线电压WM_L和所述第二位线电压WM_R的平均值，测试得出不同VBG下的一组WNM。
本发明进一步地，将步骤四和步骤f中得到的不同VBG下的一组SNM和WNM进行比较，确定所述电压VBG的最佳值。WNMWNM如图5所示，图5显示为不同电压VBG下的第一位线电压和所述第二位线电压曲线图。
本发明的所述SRAM读写结构的操作过程如下：
一、读取操作。假设初始状态是所述输入端Q存储数据为“0”，所述输出端QB存储数据为“1”，开始是所述第一位线和所述第二位线均预充高压，当第一、第二字线为高电位时，PG1和PG2均开启，此时QB和第二位线均为高电位，无电流产生，Q为低电位，而第一位线高电位，电流从所述第一位线经过PG1，流经PD1至Vss(接地端)释放，第一位线电势不断降低，外围电路由此判断数据存储为0。由于第一位线通过PG1和PD1放电，PG1和PD1会进行分压，此时若PG1导电能力较强，PD1将会得到更多的分压，电荷易在Q点积累，导致Q点的0电位会上升，降低了数据读取的稳定性。因此为保证数据的读取稳定性，PG1的导电能力要求比PD1差。
二、写入操作。假设初始状态是Q存储数据为“0”，QB存储数据为“1”，开始是第一位线预充高压，第二位线预充低压，此时需要写入“1”，当第一、第二字线为高电位时，Q和PG1均为高电位，无电流产生，而PG2/PU2开启，电流从Vcc流经PU2和PG2释放，QB从“0”改写成“1”，根据反相器原理，Q从“1”变成“0”，实现了写入操作。为了尽快将QB从“0”改写成“1”，要求PG2的导电能力好，尽快的实现电压释放。本发明基于FDSOI工艺，通过将SRAM结构中各器件的体区(背栅)连接出来，通过将PG1和PG2器件的接出区接出，形成新的MOS结构，即接出区的背栅作为栅极Gate、埋氧层BOX作为绝缘层、沟道Si作为衬底。通过前栅和后栅来综合调控PG1和PG2的导电性，使得器件在读取操作时PG1的导电能力最好比PD1差，在写入操作时PG2的导电能力比PU2的导电能力好，实现器件读写能力的协调。
综上所述，本发明通过将第三NMOS和第四NMOS的背栅分别接出并施加偏压，通过在测试过程中寻找电学参数的平衡，达到读取操作时PG1的导电能力最好比PD1差，在写入操作时PG2的导电能力比PU2的导电能力好，实现器件读写能力的协调。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (2)

1.一种SRAM读写结构的测试方法，该SRAM读写结构至少包括：第一、第二PMOS和第一至第四NMOS；其中所述第一PMOS、所述第一NMOS和所述第二PMOS、所述第二NMOS组成两对相互交叉耦合的反相器；所述第三NMOS通过连接于所述反相器的输入端Q、所述第四NMOS通过连接于所述反相器的输出端QB将所述SRAM读写结构内部存储的数据与外围电路进行交互；所述第三NMOS和第四NMOS的背栅分别连接有电压VBG；所述第一、第二PMOS的源极共同连接电源电压Vcc；所述第一PMOS的漏极与所述第一NMOS的漏极连接；所述第二PMOS的漏极与所述第二NMOS的漏极连接；所述第一NMOS的源极与所述第二NMOS的源极相互连接并接地；所述第一PMOS的漏极与所述第一NMOS的漏极的连接端作为所述SRAM读写结构的所述输入端Q与所述第二PMOS的栅极和所述第二NMOS的栅极相互连接；所述第二PMOS的漏极与所述第二NMOS的漏极作为所述SRAM读写结构的所述输出端QB与所述第一PMOS的栅极和所述第一NMOS的栅极相互连接；所述第三NMOS的源极连接第一位线，其漏极连接所述输入端Q，其栅极连接第一字线；所述第四NMOS的源极连接第二位线，其漏极连接所述输出端QB，其栅极连接第二字线；所述第三、第四NMOS的背栅分别通过位于其一侧的接出区连接所述电压VBG，其特征在于，该测试方法包括对静态噪声容限SNM的测试，至少包括以下步骤：
步骤一、对所述第一、第二字线、所述第一、第二位线、所述输出端QB以及所述第一、第二PMOS的N阱施加所述电源电压Vcc；对所述第一至第四NMOS的P阱施加所述电压VBG；
步骤二、将所述输入端Q的电压从0扫至电源电压Vcc，并且记录所述输出端QB的电压变化曲线；
步骤三、将所述输出端QB的电压从0扫至电源电压Vcc，并且记录所述输入端Q的电压变化曲线；
步骤四、将步骤二得到的所述输出端QB的电压变化曲线和步骤三得到的所述输入端Q的电压变化曲线在同一坐标下绘制，取蝴蝶形的曲线所形成的包络中，左上和右下两块区域能容纳的面积最大的矩形的两个边长，取二者的平均值为所述静态噪声容限；
步骤五、重复步骤一至步骤四，对所述第一至第四NMOS的P阱分别施加不同电压VBG，测试得出不同VBG下的一组所述静态噪声容限；
对写入过程中的噪声容限WNM的测试，至少包括以下步骤：
a、对所述第一、第二位线以及所述第一、第二PMOS的N阱分别施加所述电源电压Vcc；将所述第一、第二字线接地；对所述第一至第四NMOS的P阱施加所述电压VBG；
b、将所述输入端Q连接所述电源电压Vcc，并且将所述输出端QB接地；
c、将所述第一位线的电压从所述电源电压Vcc扫至0V的过程中分别测试所述输入端Q和所述输出端QB的电压，当所述输出端QB电压大于所述输入端Q的电压时，记录所述第一位线的电压WM_L；
d、重复所述步骤b；
e、将所述第二位线的电压从所述电源电压Vcc扫至0V的过程中分别测试所述输入端Q和所述输出端QB的电压，当所述输出端QB电压大于所述输入端Q的电压时，记录所述第二位线的电压WM_R；
f、计算所述第一位线的电压WM_L和所述第二位线的电压WM_R的平均值，测试得出不同VBG下的一组WNM。
2.根据权利要求1所述的SRAM读写结构的测试方法，其特征在于：将步骤四和步骤f中得到的不同VBG下的一组SNM和WNM进行比较，确定所述电压VBG的最佳值。
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