CN104464824A - 存储阵列中的mos管阈值电压的测试方法 - Google Patents

存储阵列中的mos管阈值电压的测试方法 Download PDF

Info

Publication number
CN104464824A
CN104464824A CN201310425323.0A CN201310425323A CN104464824A CN 104464824 A CN104464824 A CN 104464824A CN 201310425323 A CN201310425323 A CN 201310425323A CN 104464824 A CN104464824 A CN 104464824A
Authority
CN
China
Prior art keywords
voltage
storage array
bit line
pull
testing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310425323.0A
Other languages
English (en)
Other versions
CN104464824B (zh
Inventor
王颖倩
李煜
王媛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310425323.0A priority Critical patent/CN104464824B/zh
Priority to US14/229,915 priority patent/US8971099B1/en
Publication of CN104464824A publication Critical patent/CN104464824A/zh
Application granted granted Critical
Publication of CN104464824B publication Critical patent/CN104464824B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一种存储阵列中的MOS管阈值电压的测试方法，所述存储阵列包括多个呈阵列排布的存储单元，所述存储单元包括第一传输NMOS管、第二传输NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，所述测试方法包括：通过行译码和列译码在所述存储阵列中选中一存储单元；对与选中的存储单元连接的字线、第一位线、第二位线、第一电源线、第二电源线、第一衬底端和第二衬底端施加电压，测量与所述选中的存储单元连接的位线上的电流以获得所述选中的存储单元中的MOS管的阈值电压。本发明技术方案提供的存储阵列中的MOS管阈值电压的测试方法，可以获得存储阵列中的大量MOS管的阈值电压。

Description

存储阵列中的MOS管阈值电压的测试方法
技术领域
本发明涉及集成电路技术领域，特别涉及一种存储阵列中的MOS管阈值电压的测试方法。
背景技术
随着集成电路集成度的提高以及电源电压的降低，构成集成电路的半导体器件的几何尺寸不断缩减，这就要求不断改进芯片的制造工艺。制造工艺的改进对单个半导体器件的性能影响很大，为评估半导体器件的性能，通常需要对半导体器件的可靠性进行测试。
MOS管阈值电压是影响存储器可靠性的一项重要指标。现有技术中，通常通过晶圆可接受性测试（WAT，Wafer Acceptance Test）获得静态随机存储器（SRAM，Static Random Access Memory）存储阵列中的MOS管阈值电压。
晶圆可接受性测试的基本原理是测试位于晶圆切割道(Scribe line)上的测试键（test key）获得单个半导体器件的性能参数。参考图1所示的晶圆结构示意图，晶圆11被切割道12划分为多个晶片（chip）13。在制作所述晶片13时，在所述切割道12上面会制作单个半导体元件，位于所述切割道12上面的元件即被称为测试键。参考图2，所述切割道12上具有测试键M20和测试键M21，通过测试所述测试键M20和测试键M21，可以获得所述切割道12周围的晶片中的MOS管特性。
测试SRAM存储阵列中的PMOS管阈值电压时，对所述测试键M20的漏极、源极和衬底连接的焊盘施加相应的直流电压，对所述测试键M20的栅极连接的焊盘施加扫描电压，并在施加所述扫描电压期间测量所述测试键M20的漏极电流，得到所述测试键M20的漏极电流随所述测试键M20的栅源电压（即栅极和源极之间的电压差）变化的特性曲线，根据所述特性曲线再计算所述测试键M20的阈值电压。
所述测试键M20的阈值电压即代表了SRAM存储阵列中的PMOS管阈值电压。测试SRAM存储阵列中的NMOS管阈值电压的方法与测试PMOS管的方法类似，即测试所述测试键M21的阈值电压，具体操作在此不再赘述。
为了准确对SRAM的可靠性进行评估，获取存储阵列中大量MOS管的阈值电压以进行统计分析是非常必要的。然而，通过晶圆可接受性测试获得存储阵列中的MOS管阈值电压时，每个测试键需要连接四个焊盘，即测试键的栅极、漏极、源极和衬底各连接一个焊盘，而所述切割道12放置测试键和焊盘的区域是十分有限的，利用晶圆可接受性测试无法得到存储阵列中的大量MOS管阈值电压。
发明内容
本发明解决的是利用晶圆可接受性测试无法获得存储阵列中大量MOS管的阈值电压的问题。
为解决上述问题，本发明提供一种存储阵列中的MOS管阈值电压的测试方法，所述存储阵列包括多个呈阵列排布的存储单元，所述存储单元包括第一传输NMOS管、第二传输NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，所述测试方法包括：
通过行译码和列译码在所述存储阵列中选中一存储单元；
对与选中的存储单元连接的字线、第一位线、第二位线、第一电源线、第二电源线、第一衬底端和第二衬底端施加电压，测量与所述选中的存储单元连接的位线上的电流以获得所述选中的存储单元中的MOS管的阈值电压。
可选的，测试所述第一传输NMOS管的阈值电压包括：将所述第二下拉NMOS管的栅极初始化为低电平，将所述第一下拉NMOS管的栅极初始化为高电平；初始化结束后，施加所述存储阵列的电源电压至所述第一电源线、第一衬底端、第一位线和第二位线，施加0V电压至所述第二电源线和第二衬底端，以预定步进电压将所述字线的电压由0V电压扫描至所述存储阵列的电源电压；在所述将所述字线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第一位线上的电流。
可选的，测试所述第二传输NMOS管的阈值电压包括：将所述第一下拉NMOS管的栅极初始化为低电平，将所述第二下拉NMOS管的栅极初始化为高电平；初始化结束后，施加所述存储阵列的电源电压至所述第一电源线、第一衬底端、第一位线和第二位线，施加0V电压至所述第二电源线和第二衬底端，以预定步进电压将所述字线的电压由0V电压扫描至所述存储阵列的电源电压；在所述将所述字线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第二位线上的电流。
可选的，测试所述第一下拉NMOS管的阈值电压包括：施加所述存储阵列的电源电压至所述第二电源线和第一衬底端，施加0V电压至所述第一位线和第二衬底端，施加控制电压至所述字线，以预定步进电压将所述第二位线和第一电源线的电压由0V电压扫描至所述存储阵列的电源电压，其中，所述控制电压高于所述存储阵列的电源电压；在所述将所述第二位线和第一电源线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第一位线上的电流。
可选的，测试所述第二下拉NMOS管的阈值电压包括：施加所述存储阵列的电源电压至所述第二电源线和第一衬底端，施加0V电压至所述第二位线和第二衬底端，施加控制电压至所述字线，以预定步进电压将所述第一位线和第一电源线的电压由0V电压扫描至所述存储阵列的电源电压，其中，所述控制电压高于所述存储阵列的电源电压；在所述将所述第一位线和第一电源线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第一位线上的电流。
可选的，测试所述第一上拉PMOS管的阈值电压包括：施加所述存储阵列的电源电压至所述第一位线和第一衬底端，施加0V电压至所述第一电源线和第二衬底端，施加控制电压至所述字线，以预定步进电压将所述第二位线和第二电源线的电压由所述存储阵列的电源电压扫描至0V电压，其中，所述控制电压高于所述存储阵列的电源电压；在所述将所述第二位线和第二电源线的电压由所述存储阵列的电源电压扫描至0V电压期间，测量所述第一位线上的电流。
可选的，测试所述第二上拉PMOS管的阈值电压包括：施加所述存储阵列的电源电压至所述第二位线和第一衬底端，施加0V电压至所述第一电源线和第二衬底端，施加控制电压至所述字线，以预定步进电压将所述第一位线和第二电源线的电压由所述存储阵列的电源电压扫描至0V电压，其中，所述控制电压高于所述存储阵列的电源电压；在所述将所述第一位线和第二电源线的电压由所述存储阵列的电源电压扫描至0V电压期间，测量所述第二位线上的电流。
可选的，所述预定步进电压的电压值为0.005V至0.1V。
可选的，所述存储阵列的电源电压的电压值为0.5V至2.5V。
可选的，所述控制电压的电压值为1V至3V。
与现有技术相比，本发明的技术方案具有以下优点：
通过行译码和列译码选中存储阵列中的一个存储单元，对选中的存储单元连接的字线、第一位线、第二位线、第一电源线、第二电源线、第一衬底端和第二衬底端施加相应的电压，测量与所述选中的存储单元连接的位线上的电流即可以获得所述选中的存储单元中的MOS管的阈值电压。由于本发明技术方案是直接对存储阵列中的MOS管进行测试，不需要在晶圆切割道上放置测试键，只需放置与所述字线、第一位线、第二位线、第一电源线、第二电源线、第一衬底端和第二衬底端连接的焊盘，以及与储存阵列的地址线连接的焊盘，并且，当与所述地址线连接的焊盘有N个时，经过行译码和列译码可以选中2N个存储单元进行测试，因此，本发明技术方案提供的测试MOS管阈值电压的方法，可以获得存储阵列中大量MOS管的阈值电压。
进一步，本发明技术方案提供的测试MOS管阈值电压的方法，在测试前不需要暴露出MOS管的电极，也不会对晶片造成损坏，测试MOS管阈值电压的速度快，测试成本低。
附图说明
图1是晶圆的结构示意图；
图2是图1所示的切割道的结构示意图；
图3是本发明涉及的存储单元的结构示意图；
图4是本发明实施例1的第一传输NMOS管的漏极电流随其栅源电压变化的示意图；
图5是本发明实施例3的第一下拉NMOS管的漏极电流随其栅源电压变化的示意图；
图6是本发明实施例5的第一上拉PMOS管的漏极电流随其源栅电压变化的示意图；
图7是采用本发明技术方案提供的测试方法测试出的十个失效存储单元的MOS管阈值电压的数据表；
图8是采用纳米探针测试图7中失效的存储单元Cell9的阈值电压的数据表。
具体实施方式
本发明技术方案提供了一种获得存储阵列中大量MOS管阈值电压的测试方法，所述存储阵列为SRAM存储阵列，包括多个呈阵列排布的存储单元。所述MOS管阈值电压的测试方法包括：
通过行译码和列译码在所述存储阵列中选中一存储单元；
对与选中的存储单元连接的字线、第一位线、第二位线、第一电源线、第二电源线、第一衬底端和第二衬底端施加电压，测量与所述选中的存储单元连接的位线上的电流以获得所述选中的存储单元中的MOS管的阈值电压。
具体地，测试MOS管阈值电压时，首先选中一个待测试的存储单元，所述待测试的存储单元可任意选取。为方便描述，将所述待测试的存储单元定义为目标存储单元。
选中所述目标存储单元的具体操作方式为：将所述目标存储单元的地址信号通过地址线输入存储器的行译码电路和列译码电路，即对所述地址线连接的焊盘施加所述目标存储单元的地址信号；经过所述行译码电路和列译码电路译码，选中所述目标存储单元。
本领域技术人员知晓，当有N条地址线时，经过行译码和列译码，可以对2N个存储单元进行选择，也即放置N个焊盘，可以测试2N个存储单元中的MOS管阈值电压。
在本技术方案中，由于所述存储阵列为SRAM存储阵列，因此，所述目标存储单元包括多个MOS管。图3是本发明涉及的存储单元的结构示意图，参考图3，所述存储单元包括第一传输NMOS管PG1、第二传输NMOS管PG2、第一下拉NMOS管PD1、第二下拉NMOS管PD2、第一上拉PMOS管PU1和第二上拉PMOS管PU2。
其中，所述第一传输NMOS管PG1的栅极与所述第二传输NMOS管PG2的栅极连接并连接至字线WL，所述第一传输NMOS管PG1的第一电极连接第一位线BL，所述第一传输NMOS管PG1的第二电极连接所述第一上拉PMOS管PU1的第一电极、第一下拉NMOS管PD1的第一电极、第二上拉PMOS管PU2的栅极和第二下拉NMOS管PD2的栅极；
所述第二传输NMOS管PG2的第一电极连接第二位线BB，所述第二传输NMOS管PG2第二电极连接所述第二上拉PMOS管PU2的第一电极、第二下拉NMOS管PD2的第一电极、第一上拉PMOS管PU1的栅极和第一下拉NMOS管PD1的栅极；
所述第一上拉PMOS管PU1的第二电极和所述第二上拉PMOS管PU2的第二电极连接并连接至第一电源线Vdd，所述第一下拉NMOS管PD1的第二电极和所述第二下拉NMOS管PD2的第二电极连接并连接至第二电源线Vss；
所述第一上拉PMOS管PU1和第二上拉PMOS管PU2的衬底相连并作为第一衬底端NW，所述第一传输NMOS管PG1、第二传输NMOS管PG2、第一下拉NMOS管PD1和第二下拉NMOS管PD2的衬底相连并作为第二衬底端PW。
若图3所示的存储单元是经过行译码和列译码后选中的所述目标存储单元，测试所述目标存储单元中的不同MOS管阈值电压，施加的测试电压也不相同，以下结合附图和具体的实施例进行详细说明。
下面对测试所述第一传输NMOS管PG1的阈值电压进行说明。
测试所述第一传输NMOS管PG1的阈值电压时，首先对所述第二下拉NMOS管PD2的栅极和第一下拉NMOS管PD1的栅极进行初始化：将所述第二下拉NMOS管PD2的栅极（即所述第一传输NMOS管PG1的第二电极）初始化为低电平，将所述第一下拉NMOS管PD1的栅极（即所述第二传输NMOS管PG2的第二电极）初始化为高电平。
具体地，在对所述存储阵列施加所述存储阵列的电源电压后，即对所述存储阵列供电后，对所述字线WL施加高电平电压使所述第一传输NMOS管PG1和第二传输NMOS管PG2导通，通过写控制电路对所述第一位线BL施加低电平电压，对所述第二位线BB施加高电平电压。
所述第一位线BL上的低电平电压通过所述第一传输NMOS管PG1传输至所述第二下拉NMOS管PD2的栅极，并使所述第二下拉NMOS管PD2截止；所述第二位线BB上的高电平电压通过所述第二传输NMOS管PG2传输至所述第一下拉NMOS管PD1的栅极，并使所述第一下拉NMOS管PD1导通，初始化完成。
所述第二下拉NMOS管PD2的栅极和第一下拉NMOS管PD1的栅极初始化结束后，施加所述存储阵列的电源电压至所述第一电源线Vdd、第一衬底端NW、第一位线BL和第二位线BB，施加0V电压至所述第二电源线Vss和第二衬底端PW，以预定步进电压将所述字线WL的电压由0V电压扫描至所述存储阵列的电源电压。
在对所述字线WL进行电压扫描期间，对所述第一电源线Vdd、第一衬底端NW、第一位线BL、第二位线BB、第二电源线Vss和第二衬底端PW施加的电压保持不变，使所述第一上拉PMOS管PU1、第二上拉PMOS管PU2和所述第二下拉NMOS管PD2截止。
由于初始化后所述第一传输NMOS管PG1的第二电极为低电平，所述第二传输NMOS管PG2的第二电极为高电平，因此，在对所述字线WL进行电压扫描期间，所述第一下拉NMOS管PD1始终导通，将所述第一传输NMOS管PG1的第二电极与所述第二电源线Vss连接。
所述第一传输NMOS管PG1的栅极电压即为所述字线WL上的电压，所述第一传输NMOS管PG1的漏极电压即为所述第一位线BL上的电压，所述第一传输NMOS管PG1的源极电压即为所述第二电源线Vss上的电压。
对所述字线WL施加的电压是由0V电压开始逐渐上升，每次增加的电压均为所述预定步进电压，直至增加到所述存储阵列的电源电压结束。因此，所述第一传输NMOS管PG1的栅极和源极之间的电压差（即栅源电压）不断增大，控制所述第一传输NMOS管PG1由截止变为导通。
所述存储阵列的电源电压亦即存储器的电源电压，电压值通常为0.5V至2.5V，所述预定步进电压为0.005V至0.1V，可根据实际需求进行设定。在本实施例中，所述存储阵列的电源电压的电压值为1V，所述预定步进电压的电压值为0.02V。
在将所述字线WL的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第一传输NMOS管PG1的漏极电流，即测量所述第一位线BL上的电流。具体地，所述字线WL上的电压每升高一次，对应对所述第一位线BL上的电流进行一次测量。测量所述第一位线BL上的电流可直接采用电源监测单元（PMU，Power Monitor Unit）进行测量，也可以采用其他方式进行测量，本发明对此不作限定。
获得所述第一传输NMOS管PG1在不同栅源电压下的漏极电流后，可以得到所述第一传输NMOS管PG1的漏极电流-栅源电压的特性曲线。
图4是所述第一传输NMOS管PG1的漏极电流随其栅源电压变化的示意图。参考图4，横坐标表示所述第一传输NMOS管PG1的栅源电压，单位mV；纵坐标表示所述第一传输NMOS管PG1的漏极电流，单位nA。根据对所述字线WL施加的电压以及测量得到的所述第一传输NMOS管PG1的漏极电流，在图4中可作出一系列离散点。依次连接相邻的离散点，获得图4中的实曲线，所述实曲线即为所述第一传输NMOS管PG1的漏极电流-栅源电压的特性曲线。
根据所述第一传输NMOS管PG1的漏极电流-栅源电压的特性曲线，可以采用不同方式计算所述第一传输NMOS管PG1的阈值电压。在本实施例中，采用常电流系数法计算所述第一NMOS管PG1的阈值电压。
首先，计算所述第一NMOS管PG1的常电流Icc：Icc=100nA×W/L，其中，W表示所述第一NMOS管PG1的宽度，L表示所述第一NMOS管PG1的长度。得到所述第一NMOS管PG1的常电流Icc后，在所述第一传输NMOS管PG1的漏极电流-栅源电压的特性曲线上，找出纵坐标值与所述第一NMOS管PG1的常电流Icc相等的数值点，该数值点对应的横坐标值即是所述第一NMOS管PG1的阈值电压。
本发明技术方案提供的测试MOS管阈值电压的方法是以存储单元为单位进行测试，为验证本实施例获得的MOS管阈值电压的准确性，发明人对单个MOS管进行了仿真测试。
对单个MOS管进行仿真测试时，对所述单个MOS管的第一电极施加所述存储阵列的电源电压，对所述单个MOS管的第二电极施加0V电压，以所述预定步进电压将所述单个MOS管的栅极电压由0V电压扫描至所述存储阵列的电源电压，并在扫描期间测试所述单个MOS管的漏极电流，即所述单个MOS管的第一电极的电流。
所述存储阵列的电源电压以及预定步进电压的电压值与测试所述第一传输NMOS管PG1时的电压值相同，以保证测试所述单个MOS管阈值电压时施加的测试电压，与测试所述第一传输NMOS管PG1阈值电压时施加的测试电压相同。
所述单个MOS管的漏极电流-栅源电压的特性曲线如图4中的虚曲线所示，从图4中可以看出，所述实曲线与虚曲线大部分重合，差异较小。并且，存在差异部分对应的漏极电流较大，表明差异部分主要产生在MOS管开启之后，对MOS管的阈值电压影响较小。因此，采用本实施例提供的测试方法，获得的所述第一传输NMOS管PG1阈值电压准确性高。
下面对测试所述第二传输NMOS管PG2的阈值电压进行说明。
测试所述第二传输NMOS管PG2的阈值电压的方法与测试所述第一传输NMOS管PG1的阈值电压的方法类似，区别在于：对所述第二下拉NMOS管PD2的栅极和第一下拉NMOS管PD1的栅极进行初始化时，将所述第二下拉NMOS管PD2的栅极（即所述第一传输NMOS管PG1的第二电极）初始化为高电平，将所述第一下拉NMOS管PD1的栅极（即所述第二传输NMOS管PG2的第二电极）初始化为低电平；通过测量所述第二位线BL上的电流获得所述第二传输NMOS管PG2的漏极电流。
具体地，在对所述存储阵列供电后，对所述字线WL施加高电平电压使所述第一传输NMOS管PG1和第二传输NMOS管PG2导通，通过写控制电路对所述第一位线BL施加高电平电压，对所述第二位线BB施加低电平电压。
所述第一位线BL上的高电平电压通过所述第一传输NMOS管PG1传输至所述第二下拉NMOS管PD2的栅极，并使所述第二下拉NMOS管PD2导通；所述第二位线BB上的低电平电压通过所述第二传输NMOS管PG2传输至所述第一下拉NMOS管PD1的栅极，并使所述第一下拉NMOS管PD1截止，初始化完成。
所述第二下拉NMOS管PD2的栅极和第一下拉NMOS管PD1的栅极初始化结束后，施加所述存储阵列的电源电压至所述第一电源线Vdd、第一衬底端NW、第一位线BL和第二位线BB，施加0V电压至所述第二电源线Vss和第二衬底端PW，以预定步进电压将所述字线WL的电压由0V电压扫描至所述存储阵列的电源电压。
在本实施例中，所述存储阵列的电源电压以及预定步进电压可以与实施例1中相同，在此不作过多描述。
在将所述字线WL的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第二传输NMOS管PG2的漏极电流，即测量所述第二位线BB上的电流。获得所述第二传输NMOS管PG2在不同栅源电压下的漏极电流后，可以得到所述第二传输NMOS管PG2的漏极电流-栅源电压的特性曲线，采用常电流系数法获得所述第二传输NMOS管PG2的阈值电压。
下面对测试所述第一下拉NMOS管PD1的阈值电压进行说明。
测试所述第一下拉NMOS管PD1的阈值电压时，不需要对所述第二下拉NMOS管PD2的栅极和第一下拉NMOS管PD1的栅极进行初始化。选中所述目标存储单元后，施加所述存储阵列的电源电压至所述第二电源线Vss和第一衬底端NW，施加0V电压至所述第一位线BL和第二衬底端PW，施加控制电压至所述字线WL，以预定步进电压将所述第二位线BB和第一电源线Vdd的电压由0V电压扫描至所述存储阵列的电源电压。
所述存储阵列的电源电压以及预定步进电压与实施例1中相同，即所述存储阵列的电源电压为1V，所述预定步进电压位0.02V。所述控制电压高于所述存储阵列的电源电压，以在所述第二位线BB上的电压扫描到所述存储阵列的电源电压时，保证所述第二传输NMOS管PG2能够导通，所述控制电压为1V至3V。在本实施例中，所述控制电压为1.5V。
在对所述第二位线BB进行电压扫描期间，对所述第一电源线Vdd、第一衬底端NW、第一位线BL、字线WL、第二电源线Vss和第二衬底端PW施加的电压保持不变，使所述第一上拉PMOS管PU1、第二上拉PMOS管PU2和所述第二下拉NMOS管PD2截止。
由于对所述字线WL施加的控制电压高于所述存储阵列的电源电压，因此，在对所述第二位线BB进行电压扫描期间，所述第一传输NMOS管PG1和第二传输NMOS管PG2始终导通，将所述第一下拉NMOS管PD1的第一电极与所述第一位线BL连接，将所述第一下拉NMOS管PD1的栅极与所述第二位线BB连接。
所述第一下拉NMOS管PD1的栅极电压即为所述第二位线BB上的电压，所述第一下拉NMOS管PD1的源极电压即为所述第一位线BL上的电压，所述第一下拉NMOS管PD1的漏极电压即为所述第二电源线Vss上的电压。
对所述第二位线BB施加的电压是由0V电压开始逐渐上升，每次增加的电压均为所述预定步进电压，直至增加到所述存储阵列的电源电压结束。因此，所述第一下拉NMOS管PD1的栅极和漏极之间的电压差（即栅源电压）不断增大，控制所述第一下拉NMOS管PD1由截止变为导通。
在将所述第二位线BB的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第一下拉NMOS管PD1的漏极电流，即测量所述第一位线BL上的电流。具体地，所述第二位线BB上的电压每升高一次，对应对所述第一位线BL上的电流进行一次测量。具体测量方法参考实施例1的描述，在此不再赘述。
图5是所述第一下拉NMOS管PD1的漏极电流随其栅源电压变化的示意图，图中的实曲线即为所述第一下拉NMOS管PD1的漏极电流-栅源电压的特性曲线。根据所述第一下拉NMOS管PD1的漏极电流-栅源电压的特性曲线，计算所述第一下拉NMOS管PD1的阈值电压可参考实施例1的描述。
与实施例1类似，在本实施例中，发明人对单个MOS管进行了仿真测试。对单个MOS管进行仿真测试时，对所述单个MOS管的第一电极施加所述存储阵列的电源电压，对所述单个MOS管的第二电极施加0V电压，以所述预定步进电压将所述单个MOS管的栅极电压由0V电压扫描至所述存储阵列的电源电压，并在扫描期间测试所述单个MOS管的漏极电流，即所述单个MOS管的第一电极的电流。
所述存储阵列的电源电压以及预定步进电压的电压值与测试所述第一下拉NMOS管PD1时的电压值相同，以保证测试所述单个MOS管阈值电压时施加的测试电压，与测试所述第一下拉NMOS管PD1阈值电压时施加的测试电压相同。
所述单个MOS管的漏极电流-栅源电压的特性曲线如图5中的虚曲线所示，从图5中可以看出，所述实曲线与虚曲线大部分重合，差异较小。并且，存在差异部分对应的漏极电流较大，表明差异部分主要产生在MOS管开启之后，对MOS管的阈值电压影响较小。因此，采用本实施例提供的测试方法，获得的所述第一下拉NMOS管PD1阈值电压准确性高。
下面对测试所述第二下拉NMOS管PD2的阈值电压进行说明。
测试所述第二下拉NMOS管PD2的阈值电压的方法与测试所述第一下拉NMOS管PD1的阈值电压的方法类似，区别在于：施加至所述第一位线BL和第二位线BB上的电压与实施例3中相反；通过测量所述第二位线BL上的电流获得所述第二下拉NMOS管PD2的漏极电流。
具体地，选中所述目标存储单元后，施加所述存储阵列的电源电压至所述第二电源线Vss和第一衬底端NW，施加0V电压至所述第二位线BB和第二衬底端PW，施加控制电压至所述字线WL，以预定步进电压将所述第一位线BL和第一电源线Vdd的电压由0V电压扫描至所述存储阵列的电源电压。所述控制电压、存储阵列的电源电压和预定步进电压参考实施例3中的描述，在此不作过多说明。
在将所述第一位线BL的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第二下拉NMOS管PD2的漏极电流，即测量所述第二位线BB上的电流。获得所述第二下拉NMOS管PD2在不同栅源电压下的漏极电流后，可以得到所述第二下拉NMOS管PD2的漏极电流-栅源电压的特性曲线，采用常电流系数法获得所述第二下拉NMOS管PD2的阈值电压。
下面对测试所述第一上拉PMOS管PU1的阈值电压进行说明。
测试所述第一上拉PMOS管PU1的阈值电压时，不需要对所述第二下拉NMOS管PD2的栅极和第一下拉NMOS管PD1的栅极进行初始化。选中所述目标存储单元后，施加所述存储阵列的电源电压至所述第一位线BL和第一衬底端NW，施加0V电压至所述第一电源线Vss和第二衬底端PW，施加控制电压至所述字线WL，以预定步进电压将所述第二位线BB和第二电源线Vdd的电压由所述存储阵列的电源电压扫描至0V电压。
所述存储阵列的电源电压以及预定步进电压与实施例1中相同，即所述存储阵列的电源电压为1V，所述预定步进电压位0.02V。所述控制电压高于所述存储阵列的电源电压，以在所述第二位线BB上的电压扫描到所述存储阵列的电源电压时，保证所述第二传输NMOS管PG2能够导通。所述控制电压的电压值可以与实施例3中的控制电压的电压值相等，为1.5V。
在对所述第二位线BB进行电压扫描期间，对所述第一电源线Vdd、第一衬底端NW、第一位线BL、字线WL、第二电源线Vss和第二衬底端PW施加的电压保持不变，使所述第一下拉NMOS管PD1、第二上拉PMOS管PU2和所述第二下拉NMOS管PD2截止。
由于对所述字线WL施加的控制电压高于所述存储阵列的电源电压，因此，在对所述第二位线BB进行电压扫描期间，所述第一传输NMOS管PG1和第二传输NMOS管PG2始终导通，将所述第一上拉PMOS管PU1的第一电极与所述第一位线BL连接，将所述第一上拉PMOS管PU1的栅极与所述第二位线BB连接。
所述第一上拉PMOS管PU1的栅极电压即为所述第二位线BB上的电压，所述第一上拉PMOS管PU1的漏极电压即为所述第一位线BL上的电压，所述第一上拉PMOS管PU1的源极电压即为所述第一电源线Vdd上的电压。
对所述第二位线BB施加的电压是由所述存储阵列的电源电压开始逐渐下降，每次减少的电压均为所述预定步进电压，直至减少到0V电压结束。因此，所述第一上拉PMOS管PU1的源极和栅极之间的电压差（即源栅电压）不断增大，控制所述第一上拉PMOS管PU1由截止到导通。
在将所述第二位线BB的电压由所述存储阵列的电源电压扫描至0V电压期间，测量所述第一上拉PMOS管PU1的漏极电流，即测量所述第一位线BL上的电流。具体地，所述第二位线BB上的电压每降低一次，对应对所述第一位线BL上的电流进行一次测量。具体测量方法参考实施例1的描述，在此不再赘述。
图6是所述第一上拉PMOS管PU1的漏极电流随栅源电压变化的示意图，图中的实曲线即为所述第一上拉PMOS管PU1的漏极电流-源栅电压的特性曲线。根据所述第一上拉PMOS管PU1的漏极电流-源栅电压的特性曲线，计算所述第一上拉PMOS管PU1的阈值电压可参考实施例1的描述。
与实施例1类似，在本实施例中，发明人对单个MOS管进行了仿真测试。对单个MOS管进行仿真测试时，对所述单个MOS管的第一电极施加所述存储阵列的电源电压，对所述单个MOS管的第二电极施加0V电压，以所述预定步进电压将所述单个MOS管的栅极电压由所述存储阵列的电源电压扫描至0V电压，并在扫描期间测试所述单个MOS管的漏极电流，即所述单个MOS管的第一电极的电流。
所述存储阵列的电源电压以及预定步进电压的电压值与测试所述第一上拉PMOS管PU1时的电压值相同，以保证测试所述单个MOS管阈值电压时施加的测试电压，与测试所述第一上拉PMOS管PU1阈值电压时施加的测试电压相同。
所述单个MOS管的漏极电流-源栅电压的特性曲线如图6中的虚曲线所示，从图6中可以看出，所述实曲线与虚曲线大部分重合，差异较小。并且，存在差异部分对应的漏极电流较大，表明差异部分主要产生在MOS管开启之后，对MOS管的阈值电压影响较小。因此，采用本实施例提供的测试方法，获得的所述第一上拉PMOS管PU1阈值电压准确性高。
下面对测试所述第二上拉PMOS管PU2的阈值电压进行说明。
测试所述第二上拉PMOS管PU2的阈值电压的方法与测试所述第一上拉PMOS管PU1的阈值电压的方法类似，区别在于：施加至所述第一位线BL和第二位线BB上的电压与实施例5中相反；通过测量所述第二位线BL上的电流获得所述第二上拉PMOS管PU2的漏极电流。
具体地，选中所述目标存储单元后，施加所述存储阵列的电源电压至所述第二位线BB和第一衬底端NW，施加0V电压至所述第一电源线Vdd和第二衬底端PW，施加控制电压至所述字线WL，以预定步进电压将所述第一位线BL和第二电源线Vss的电压由所述存储阵列的电源电压扫描至0V电压。所述控制电压、存储阵列的电源电压和预定步进电压参考实施例3中的描述，在此不作过多说明。
在将所述第一位线BL的电压由所述存储阵列的电源电压扫描至0V电压期间，测量所述第二上拉PMOS管PU2的漏极电流，即测量所述第二位线BB上的电流。获得所述第二上拉PMOS管PU2在不同源栅电压下的漏极电流后，可以得到所述第二上拉PMOS管PU2的漏极电流-源栅电压的特性曲线，采用常电流系数法获得所述第二上拉PMOS管PU2的阈值电压。
综上所述，本发明技术方案提供的测试MOS管阈值电压的方法，是直接对存储阵列中的MOS管进行测试，不需要在晶圆切割道上放置测试键，只需放置与所述字线WL、第一位线BL、第二位线BB、第一电源线Vdd、第二电源线Vss、第一衬底端NW和第二衬底端PW连接的焊盘，以及与储存阵列的地址线连接的焊盘。当与所述地址线连接的焊盘有N个时，经过行译码和列译码可以选中2N个存储单元进行测试，获得6×2N个MOS管的阈值电压。因此，本发明技术方案提供的存储阵列中的MOS管阈值电压的测试方法，可以获得存储阵列中的大量MOS管的阈值电压。
图7是采用本发明技术方案提供的测试方法测试出的十个失效存储单元的MOS管阈值电压的数据表，所述十个失效存储单元分别为存储单元Cell1、存储单元Cell2、存储单元Cell3、存储单元Cell4、存储单元Cell5、存储单元Cell6、存储单元Cell7、存储单元Cell8、存储单元Cell9和存储单元Cell10。参考图7，数据表中用椭圆图形圈出的数据为不合格的阈值电压。
为验证本发明提供的测试方法的准确性，采用测试准确性高的纳米探针对失效的存储单元Cell9进行测试，测试出的阈值电压数据如图8所示。经对比可以看出，采用本发明提供的测试方法得到的MOS管阈值电压与采用纳米探针测试得到的MOS管阈值电压十分接近。
采用纳米探针测试MOS的阈值电压准确性高，但是纳米探针的成本非常高，在测试前需要暴露出MOS管的电极，测试速度非常慢，并且会对晶片造成损坏。与采用纳米探针测试MOS管阈值电压相比，本发明在测试前不需要暴露出MOS管的电极，不会对晶片造成损坏，测试MOS管阈值电压的速度快，测试成本低。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种存储阵列中的MOS管阈值电压的测试方法，所述存储阵列包括多个呈阵列排布的存储单元，所述存储单元包括第一传输NMOS管、第二传输NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，其特征在于，包括：
通过行译码和列译码在所述存储阵列中选中一存储单元；
对与选中的存储单元连接的字线、第一位线、第二位线、第一电源线、第二电源线、第一衬底端和第二衬底端施加电压，测量与所述选中的存储单元连接的位线上的电流以获得所述选中的存储单元中的MOS管的阈值电压。
2.根据权利要求1所述的存储阵列中的MOS管阈值电压的测试方法，其特征在于，测试所述第一传输NMOS管的阈值电压包括：
将所述第二下拉NMOS管的栅极初始化为低电平，将所述第一下拉NMOS管的栅极初始化为高电平；
初始化结束后，施加所述存储阵列的电源电压至所述第一电源线、第一衬底端、第一位线和第二位线，施加0V电压至所述第二电源线和第二衬底端，以预定步进电压将所述字线的电压由0V电压扫描至所述存储阵列的电源电压；
在所述将所述字线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第一位线上的电流。
3.根据权利要求1所述的存储阵列中的MOS管阈值电压的测试方法，其特征在于，测试所述第二传输NMOS管的阈值电压包括：
将所述第一下拉NMOS管的栅极初始化为低电平，将所述第二下拉NMOS管的栅极初始化为高电平；
初始化结束后，施加所述存储阵列的电源电压至所述第一电源线、第一衬底端、第一位线和第二位线，施加0V电压至所述第二电源线和第二衬底端，以预定步进电压将所述字线的电压由0V电压扫描至所述存储阵列的电源电压；
在所述将所述字线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第二位线上的电流。
4.根据权利要求1所述的存储阵列中的MOS管阈值电压的测试方法，其特征在于，测试所述第一下拉NMOS管的阈值电压包括：
施加所述存储阵列的电源电压至所述第二电源线和第一衬底端，施加0V电压至所述第一位线和第二衬底端，施加控制电压至所述字线，以预定步进电压将所述第二位线和第一电源线的电压由0V电压扫描至所述存储阵列的电源电压，其中，所述控制电压高于所述存储阵列的电源电压；
在所述将所述第二位线和第一电源线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第一位线上的电流。
5.根据权利要求1所述的存储阵列中的MOS管阈值电压的测试方法，其特征在于，测试所述第二下拉NMOS管的阈值电压包括：
施加所述存储阵列的电源电压至所述第二电源线和第一衬底端，施加0V电压至所述第二位线和第二衬底端，施加控制电压至所述字线，以预定步进电压将所述第一位线和第一电源线的电压由0V电压扫描至所述存储阵列的电源电压，其中，所述控制电压高于所述存储阵列的电源电压；
在所述将所述第一位线和第一电源线的电压由0V电压扫描至所述存储阵列的电源电压期间，测量所述第一位线上的电流。
6.根据权利要求1所述的存储阵列中的MOS管阈值电压的测试方法，其特征在于，测试所述第一上拉PMOS管的阈值电压包括：
施加所述存储阵列的电源电压至所述第一位线和第一衬底端，施加0V电压至所述第一电源线和第二衬底端，施加控制电压至所述字线，以预定步进电压将所述第二位线和第二电源线的电压由所述存储阵列的电源电压扫描至0V电压，其中，所述控制电压高于所述存储阵列的电源电压；
在所述将所述第二位线和第二电源线的电压由所述存储阵列的电源电压扫描至0V电压期间，测量所述第一位线上的电流。
7.根据权利要求1所述的存储阵列中的MOS管阈值电压的测试方法，其特征在于，测试所述第二上拉PMOS管的阈值电压包括：
施加所述存储阵列的电源电压至所述第二位线和第一衬底端，施加0V电压至所述第一电源线和第二衬底端，施加控制电压至所述字线，以预定步进电压将所述第一位线和第二电源线的电压由所述存储阵列的电源电压扫描至0V电压，其中，所述控制电压高于所述存储阵列的电源电压；
在所述将所述第一位线和第二电源线的电压由所述存储阵列的电源电压扫描至0V电压期间，测量所述第二位线上的电流。
8.根据权利要求2至7任一项所述的存储阵列中的MOS管阈值电压的测试方法，其特征在于，所述预定步进电压的电压值为0.005V至0.1V。
9.根据权利要求2至7任一项所述的存储阵列中的MOS管阈值电压的测试方法，其特征在于，所述存储阵列的电源电压的电压值为0.5V至2.5V。
10.根据权利要求4至7任一项所述的存储阵列中的MOS管阈值电压的测试方法，其特征在于，所述控制电压的电压值为1V至3V。
CN201310425323.0A 2013-09-17 2013-09-17 存储阵列中的mos管阈值电压的测试方法 Active CN104464824B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310425323.0A CN104464824B (zh) 2013-09-17 2013-09-17 存储阵列中的mos管阈值电压的测试方法
US14/229,915 US8971099B1 (en) 2013-09-17 2014-03-30 Method of measuring threshold voltage of MOS transistor in SRAM array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310425323.0A CN104464824B (zh) 2013-09-17 2013-09-17 存储阵列中的mos管阈值电压的测试方法

Publications (2)

Publication Number Publication Date
CN104464824A true CN104464824A (zh) 2015-03-25
CN104464824B CN104464824B (zh) 2017-12-01

Family

ID=52575108

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310425323.0A Active CN104464824B (zh) 2013-09-17 2013-09-17 存储阵列中的mos管阈值电压的测试方法

Country Status (2)

Country Link
US (1) US8971099B1 (zh)
CN (1) CN104464824B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106771948A (zh) * 2016-12-15 2017-05-31 北京北广科技股份有限公司 一种mos管开启电压测量装置
CN108665943A (zh) * 2018-05-04 2018-10-16 上海华力集成电路制造有限公司 一种静态随机存取存储器读取电流的测试方法
CN109411008A (zh) * 2017-08-16 2019-03-01 中芯国际集成电路制造(上海)有限公司 Sram测试结构及其形成方法、测试电路及其测试方法
CN110968975A (zh) * 2019-11-29 2020-04-07 电子科技大学 一种单粒子辐照效应仿真方法
CN111508540A (zh) * 2020-04-26 2020-08-07 上海华力集成电路制造有限公司 一种sram读写结构及其测试方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11295995B2 (en) * 2019-09-17 2022-04-05 International Business Machines Corporation Testing SRAM structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040246797A1 (en) * 2003-06-05 2004-12-09 Samsung Electronics Co., Ltd. Semiconductor device and test method of testing the same
CN102110483A (zh) * 2009-12-24 2011-06-29 上海华虹集成电路有限责任公司 Eeprom的测试电路及其测试方法
US20110273946A1 (en) * 2010-05-05 2011-11-10 Texas Instruments Incorporated Universal test structures based sram on-chip parametric test module and methods of operating and testing
CN103165581A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 测试结构、其制造方法、测试方法、以及mram阵列

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282636B2 (ja) * 2005-06-22 2009-06-24 株式会社東芝 不揮発性半導体記憶装置とそのデータ書き込み方法
JP2007073143A (ja) * 2005-09-07 2007-03-22 Elpida Memory Inc 半導体記憶装置
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
JP4524688B2 (ja) * 2007-01-23 2010-08-18 エルピーダメモリ株式会社 基準電圧発生回路及び半導体集積回路装置
US8391078B2 (en) * 2008-02-12 2013-03-05 Chip Memory Technology, Inc. Method and apparatus of operating a non-volatile DRAM
JP5433187B2 (ja) * 2008-08-28 2014-03-05 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びそのテスト方法
KR100996040B1 (ko) * 2009-01-21 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
KR101005184B1 (ko) * 2009-02-26 2011-01-04 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040246797A1 (en) * 2003-06-05 2004-12-09 Samsung Electronics Co., Ltd. Semiconductor device and test method of testing the same
CN102110483A (zh) * 2009-12-24 2011-06-29 上海华虹集成电路有限责任公司 Eeprom的测试电路及其测试方法
US20110273946A1 (en) * 2010-05-05 2011-11-10 Texas Instruments Incorporated Universal test structures based sram on-chip parametric test module and methods of operating and testing
CN103165581A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 测试结构、其制造方法、测试方法、以及mram阵列

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106771948A (zh) * 2016-12-15 2017-05-31 北京北广科技股份有限公司 一种mos管开启电压测量装置
CN106771948B (zh) * 2016-12-15 2019-06-21 北京北广科技股份有限公司 一种mos管开启电压测量装置
CN109411008A (zh) * 2017-08-16 2019-03-01 中芯国际集成电路制造(上海)有限公司 Sram测试结构及其形成方法、测试电路及其测试方法
CN109411008B (zh) * 2017-08-16 2020-11-03 中芯国际集成电路制造(上海)有限公司 Sram测试结构及其形成方法、测试电路及其测试方法
CN108665943A (zh) * 2018-05-04 2018-10-16 上海华力集成电路制造有限公司 一种静态随机存取存储器读取电流的测试方法
CN108665943B (zh) * 2018-05-04 2020-06-09 上海华力集成电路制造有限公司 一种静态随机存取存储器读取电流的测试方法
CN110968975A (zh) * 2019-11-29 2020-04-07 电子科技大学 一种单粒子辐照效应仿真方法
CN110968975B (zh) * 2019-11-29 2022-03-04 电子科技大学 一种单粒子辐照效应仿真方法
CN111508540A (zh) * 2020-04-26 2020-08-07 上海华力集成电路制造有限公司 一种sram读写结构及其测试方法
CN111508540B (zh) * 2020-04-26 2023-09-15 上海华力集成电路制造有限公司 一种sram读写结构及其测试方法

Also Published As

Publication number Publication date
CN104464824B (zh) 2017-12-01
US8971099B1 (en) 2015-03-03
US20150078067A1 (en) 2015-03-19

Similar Documents

Publication Publication Date Title
CN104464824A (zh) 存储阵列中的mos管阈值电压的测试方法
KR101369349B1 (ko) 자기 랜덤 액세스 메모리(ｍｒａｍ)에 대한 인-시츄 저항 측정
CN101752009B (zh) 静态随机存取存储器的操作电压的调整方法
CN108267682B (zh) 一种高密度测试芯片及其测试系统及其测试方法
CN100538889C (zh) 非易失性存储单元、存储单元矩阵和存储装置
US7202692B2 (en) Semiconductor chip and method of testing the same
US10319456B2 (en) Apparatus and method for measuring performance of memory array
US7313039B2 (en) Method for analyzing defect of SRAM cell
CN103811079A (zh) 半导体器件的测试方法和半导体测试装置
US20080126894A1 (en) Semiconductor integrated circuit which properly executes an operational test of a circuit under test in the semiconductor integrated circuit
CN104751875B (zh) 应用于nvm芯片的失效位图分析方法
CN102568588A (zh) 一种非易失存储器的过擦除校验方法和校验系统
CN104637541B (zh) 存储器测试方法
US8233341B2 (en) Method and structure for SRAM cell trip voltage measurement
US20230066905A1 (en) Test circuit and method for operating the same
US6212115B1 (en) Test method for contacts in SRAM storage circuits
CN102982847A (zh) 一种静态随机存储器的寄生参数的测试系统和方法
CN115083501A (zh) 一种测试元件组及其测试方法
JP4973254B2 (ja) 評価方法および半導体装置の製造方法
CN112767989A (zh) 新型存储器测试结构
CN104700901B (zh) Sram中的存储单元的检测方法
US10643735B1 (en) Passive array test structure for cross-point memory characterization
CN101211668B (zh) 可获得读取电流的静态随机存储器及其测量方法
US6396752B2 (en) Method of testing a memory cell having a floating gate
US9329222B2 (en) Test device and test system of semiconductor device and test method for testing semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant