CN112767989A - 新型存储器测试结构 - Google Patents

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Abstract

本发明涉及一种新型存储器测试结构，该测试结构插放于晶圆划片槽区域内，包括：测试结构存储位元阵列，所述测试结构存储位元阵列与正常芯片区域的存储位元阵列的部分或全部结构一致且具有相同的工艺流程；寻址编译器，排布于所述测试结构存储位元阵列周围，包括字线寻址编译器和节线寻址编译器，其中字线寻址编译器连接存储位元阵列中的字线，每一列的存储位元共用一条字线；节线寻址编译器连接存储位元阵列的节线，每一行的存储位元共用同一条节线。该测试结构可以有效地监控存储芯片区域中器件的工艺特征以及各项性能，从而帮助提高芯片性能，均一性以及可靠性。

Description

新型存储器测试结构
技术领域
本发明涉及半导体器件测试技术领域，具体涉及一种新型存储器的测试结构。
背景技术
在新型存储芯片研发制备过程中，往往需要使用专用的测试结构来对正常芯片区域的器件/阵列的各项工艺指标、性能以及良品率等进行在线监测。通常这些测试结构的布局与芯片真正阵列的布局会有所不同，因而在研发制造过程中从测试结构获得的工艺数据无法准确地反映正常芯片区域的相关参数的真实情况，从而影响芯片工艺的优化。另一方面，从测试结构获得的位元/阵列的性能数据和从正常芯片区域获得的数据可能会存在差异，从而造成对芯片性能的分析存在偏差。因此，能够真实正常反映芯片区域各项器件性能以及工艺参数的测试结构非常重要。
发明内容
为解决上述的测试结构不能真实反映芯片真正区域的各项参数的问题，本发明致力于提供一种新型非易失存储芯片的新型测试结构。新型非易失存储芯片包括但不限于例如铁电随机存储器(FRAM)、自旋转移磁矩磁性随机存储器(STT-MRAM)，阻变随机存储器(RRAM)，相变随机存储器(PCRAM)等。
本发明通过以下技术方案达到上述目的：
一种新型存储器测试结构，该测试结构插放于晶圆划片槽区域内，包括：
测试结构存储位元阵列，所述存储位元阵列与正常芯片区域存储位元阵列的部分或全部结构一致且具有相同的工艺流程；
寻址编译器，排布于所述测试结构存储位元阵列周围，包括字线寻址编译器和节线寻址编译器，其中字线寻址编译器连接存储位元阵列中的字线，每一列的存储位元共用一条字线；节线寻址编译器连接存储位元阵列的节线，每一行的存储位元共用同一条节线。
可选的，所述存储位元阵列中的存储位元包括铁电随机存储器、自旋转移力矩磁性随机存储器、阻变随机存储器、相变存储器或连线通孔。
进一步的，所述寻址编译器的多路复用器采用独热码解码模式，任何时候只有一门为高电压输出，而其它的输出都保持在低电压。
进一步的，所述寻址编译器接受的地址信息输入来自于地址缓冲。
可选的，所述字线寻址编译器整体排放于测试结构存储位元阵列的上方和下方，测试结构存储位元阵列的每列字线的两端同时连接上下字线寻址编译器；
或者，所述字线寻址编译器分两部分排放于测试结构存储位元阵列的上方和下方，且分别连接存储位元阵列字线的一端；
或者，所述字线寻址编译器整体排放于测试结构存储位元阵列的上方或下方，连接每列字线的上端或下端。
进一步的，所述字线寻址编译器耦接电压端Vg和电压端Vg-；其中Vg用于给所选中的字线列中的所有控制晶体管施加栅极电压，Vg-用于给其他未选中的字线列中的控制晶体管施加负电压以抑制漏电流。
进一步的，所述节线寻址编译器分别连接左右电压端VBL和VBR，其中VBL用于给所选中的节线上的测试结构存储位元施加电压并测量相应电流，VBR用于进行开尔文测试。
进一步的，所述测试结构根据需要设置于晶圆所有或部分裸片的周边划片槽区域内，每个裸片周围设计为单个或多个。
本发明的优点主要包括但不限于：
1)测试结构位元阵列与正常芯片区域位元阵列设计基本保持一致并且具有相同的工艺流程，能够实现对芯片的工艺、性能、可靠性以及良率等的可靠监控；2)设计结构紧凑，位于晶圆划片槽区域，在做各项测试时不会对芯片区域产生影响；3)能够使用业界通用的测试机台/测试方法进行各项器件性能检测(其中包括开尔文四端测试)；4)可以迅速寻找出失效器件的具体位置并进行失效分析。
附图说明
图1是本发明实施例示出的32Kb的测试结构示意图之一。
图2是本发明实施例中存储位元阵列的示意图。
图3是本发明实施例中独热码寻址编译器的结构示意图。
图4是本发明实施例示出的32Kb的测试结构示意图之一。
图5是本发明实施例示出的32Kb的测试结构示意图之一。
图6是本发明实施例示出的32Kb的测试结构示意图之一。
具体实施方式
为了进一步理解本发明，下面结合实施例对本发明优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本发明的特征和优点，而不是对本发明权利要求的限制。
实施例1
本示出实施例中，所述测试结构位于晶圆划片槽区域内。如图1所示，其设计版图主要包括两个部分，首先是测试结构存储位元阵列，其结构示意如图2所示，容量可以根据测试需求来确定，例如其中一类示范是64行和512列的存储位元阵列，行单位间距为180纳米，列单位间距为360纳米，共包含32k个存储位元。其中存储位元包括存储核心器件以及控制晶体管两部分，可以是FRAM,STT-MRAM,RRAM,PCRAM等。
其次是寻址编译器，寻址编译器排放于测试结构存储位元阵列四周。其中上下寻址编译器(字线寻址编译器)连接位元阵列中的字线(world line,WL),每一列的存储位元共用一条字线，每一条字线同时连接上下寻址编译器；而左右两边的寻址器(节线寻址编译器)连接存储位元阵列的节线(bit line,BL)，每一行的存储位元共用同一条节线，每一条字线同时连接到左右寻址存储器。
如图1所示，本实施例中，节线电压端(VBL)和开尔文测试端(VBR)分别通过左右两边的寻址编译器连接到存储位元阵列的节线(BL)；字线电压端(电压Vg或Vg-)通过上下的寻址编译器连接到存储位元阵列的字节线(WL)上，所有未选择的字节线施加Vg-电压。
本实施例中，寻址编译器的多路复用器采用独热码解码模式，即在任何时候只有一门为高电压输出，而其它的输出都保持在低电压。如图3所示，对于字列寻址编译器，H和L分别接Vg和Vg-；对于左节线寻址编译器，H和L分别接VBL和VSS；对于右节线寻址编译器，H和L分别接VBR和VSS。
本实施例中的测试结构可以根据需要排放在位于晶圆上所有或部分裸片的周边划片槽区域内。
实施例2
本示出实施例中，所述测试结构位于晶圆划片槽区域内，其设计版图主要包括两个部分，首先是测试结构存储位元阵列，其容量可以根据测试需求来确定，例如其中一类示范是64行和512列的位元阵列，行单位间距为180纳米，列单位间距为360纳米，共包含32k个存储位元。其中存储位元包括存储核心器件以及控制晶体管两部分。
其次是寻址编译器，如图4所示，寻址编译器排放于测试结构存储位元阵列左右两侧和上方，其中上方寻址编译器连接测试结构存储位元阵列中的字线(world line,WL),每一列的存储位元共用一条字线，所有字线连接上寻址编译器；而左右两边的寻址器连接位元阵列的节线(bit line,BL)，每一行的存储位元共用同一条节线，每一条字线同时连接到左右寻址编译器。
本实施例中，寻址编译器的多路复用器采用独热码解码模式，即在任何时候只有一门为高电压输出，而其它的输出都保持在低电压。对于字线(WL)寻址编译器，H和L分别接Vg和Vg-；对于左节线(BL)寻址编译器，H和L分别接VBL和VSS；对于右节线(BL)寻址编译器，H和L分别接VBR和VSS。
该测试结构可以根据需要排放在位于晶圆上所有或部分裸片的周边划片槽区域内。
实施例3
本示出实施例中，所述测试结构位于晶圆划片槽区域内，其设计版图主要包括两个部分，首先是测试结构存储位元阵列，其容量可以根据测试需求来确定，例如其中一类示范是64行和512列的位元阵列，行单位间距为180纳米，列单位间距为360纳米，共包含32k个存储位元。其中存储位元包括存储核心器件以及控制晶体管两部分。
其次是寻址编译器，如图5所示，寻址编译器排放于测试结构存储位元阵列左右两侧和下方，其中下方寻址编译器连接位元阵列中的字线(world line,WL),每一列的存储位元共用一条字线，所有字线连接下方寻址编译器；而左右两边的寻址器连接位元阵列的节线(bit line,BL)，每一行的存储位元共用同一条节线，每一条字线同时连接到左右寻址存储器。
本实施例中，寻址编译器的多路复用器采用独热码解码模式，即在任何时候只有一门为高电压输出，而其它的输出都保持在低电压。对于字线(WL)寻址编译器，H和L分别接Vg和Vg-；对于左节线(BL)寻址编译器，H和L分别接VBL和VSS；对于右节线(BL)寻址编译器，H和L分别接VBR和VSS。
该测试结构可以根据需要排放在位于晶圆上所有或部分裸片的周边划片槽区域内。
实施例4
本示出实施例中，所述测试结构位于晶圆划片槽区域内，其设计版图主要包括两个部分，首先是测试结构存储位元阵列，其容量可以根据测试需求来确定，例如其中一类示范是64行和512列的位元阵列，行单位间距为180纳米，列单位间距为360纳米，共包含32k个存储位元。其中存储位元包括存储核心器件以及控制晶体管两部分。
其次是寻址编译器，如图6所示，寻址编译器排放于测试结构存储位元阵列四周，其中上下寻址编译器连接位元阵列中的字线(world line,WL),每一列的存储位元共用一条字线，一部分字线连接上寻址编译器，另一部分字线连接下寻址编译器；而左右两边的寻址编译器连接位元阵列的节线(bit line,BL)，每一行的存储位元共用同一条节线，每一条字线同时连接到左右寻址存储器。
本实施例中，寻址编译器的多路复用器采用独热码解码模式，即在任何时候只有一门为高电压输出，而其它的输出都保持在低电压。对于字线(WL)寻址编译器，H和L分别接Vg和Vg-；对于左节线(BL)寻址编译器，H和L分别接VBL和VSS；对于右节线(BL)寻址编译器，H和L分别接VBR和VSS。
该测试结构可以根据需要排放在位于晶圆上所有或部分裸片的周边划片槽区域内。
实施例5
本示出实施例中，所述测试结构位于晶圆划片槽区域内，其设计版图主要包括两个部分，首先是测试单元(DUT)阵列，其中测试单元包括控制晶体管，而原存储核心器件部分由通孔连接取代，其余工艺流程与上述案例相同。其容量可以根据测试需求来确定，例如其中一类示范是64行和512列的位元阵列，行单位间距为180纳米，列单位间距为360纳米，共包含32k个存储位元。
其次是寻址编译器，如图1所示，寻址编译器排放于测试单元阵列四周，其中上下寻址编译器连接位元阵列中的字线(world line,WL),每一列的测试位元共用一条字线，每条字线可以同时连接上下寻址编译器，也可以选择只连接上或下寻址编译器；而左右两边的寻址器连接位元阵列的节线(bit line,BL)，每一行的测试位元共用同一条节线，每一条字线同时连接到左右寻址存储器。
寻址编译器的多路复用器采用独热码解码模式，即在任何时候只有一门为高电压输出，而其它的输出都保持在低电压。对于字线(WL)寻址编译器，H和L分别接Vg和Vg-；对于左节线(BL)寻址编译器，H和L分别接VBL和VSS；对于右节线(BL)寻址编译器，H和L分别接VBR和VSS。
该测试结构可以用来检测芯片工艺流程完成之后控制晶体管的性能是否发生改变，可以根据需要排放在位于晶圆上所有或部分裸片的周边划片槽区域内。
以上所描述的是本发明的部分实施例及相应的版图结构。当根据本发明的构想进行修改，产生的功能作用在本发明的说明书及附图所涵盖的构想范围之内时，仍应属于本发明的保护范围。

Claims (9)

1.一种新型存储器测试结构，该测试结构插放于晶圆划片槽区域内，其特征在于，包括：
测试结构存储位元阵列，所述测试结构存储位元阵列与正常芯片区域的存储位元阵列的部分或全部结构一致且具有相同的工艺流程；
寻址编译器，排布于所述测试结构存储位元阵列周围，包括字线寻址编译器和节线寻址编译器，其中字线寻址编译器连接存储位元阵列中的字线，每一列的存储位元共用一条字线；节线寻址编译器连接存储位元阵列的节线，每一行的存储位元共用同一条节线。
2.如权利要求1所述的新型存储器测试结构，其特征在于，所述测试结构存储位元阵列中的存储位元包括铁电随机存储器、自旋转移力矩磁性随机存储器、阻变随机存储器、相变存储器或连线通孔。
3.如权利要求1所述的新型存储器测试结构，其特征在于，所述寻址编译器的多路复用器采用独热码解码模式，任何时候只有一门为高电压输出，而其它的输出都保持在低电压。
4.如权利要求1所述的新型存储器测试结构，其特征在于，所述寻址编译器接受的地址信息输入来自于地址缓冲。
5.如权利要求1-4任一项所述的新型存储器测试结构，其特征在于，所述字线寻址编译器整体排放于测试结构存储位元阵列的上方和下方，每列字线的两端同时连接上下字线寻址编译器；
或者，所述字线寻址编译器分两部分排放于测试结构存储位元阵列的上方和下方，且分别连接存储位元阵列字线的一端；
或者，所述字线寻址编译器整体排放于测试结构存储位元阵列的上方或下方，连接每列字线的上端或下端。
6.如权利要求5所述的新型存储器测试结构，其特征在于，所述字线寻址编译器耦接电压端Vg和电压端Vg-；其中Vg用于给所选中的字线列中的所有控制晶体管施加栅极电压，Vg-用于给其他未选中的字线列中的控制晶体管施加负电压以抑制漏电流。
7.如权利要求5所述的新型存储器测试结构，其特征在于，所述节线寻址编译器分别连接左右电压端VBL和VBR，其中VBL用于给所选中的节线上的测试结构存储位元施加电压并测量相应电流，VBR用于进行开尔文测试。
8.如权利要求1、2、3、4、6或7所述的新型存储器测试结构，其特征在于，所述测试结构根据需要设置于晶圆所有或部分裸片的周边划片槽区域内，每个裸片周围设计为单个或多个。
9.如权利要求5所述的新型存储器测试结构，其特征在于，所述测试结构根据需要设置于晶圆所有或部分裸片的周边划片槽区域内，每个裸片周围设计为单个或多个。
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