CN1317797A - 磁－电阻性存储器阵列的自测试 - Google Patents

磁－电阻性存储器阵列的自测试 Download PDF

Info

Publication number
CN1317797A
CN1317797A CN00132356A CN00132356A CN1317797A CN 1317797 A CN1317797 A CN 1317797A CN 00132356 A CN00132356 A CN 00132356A CN 00132356 A CN00132356 A CN 00132356A CN 1317797 A CN1317797 A CN 1317797A
Authority
CN
China
Prior art keywords
circuit
test
array
memory cell
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00132356A
Other languages
English (en)
Other versions
CN1252724C (zh
Inventor
F·A·佩尔纳
K·J·埃尔德雷奇
L·特兰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of CN1317797A publication Critical patent/CN1317797A/zh
Application granted granted Critical
Publication of CN1252724C publication Critical patent/CN1252724C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements

Abstract

公开了一批测试电路(106,108,110,112)，其能用来形成一个综合的机内测试系统用于MRAM阵列(102)。该测试电路的组合能够检测MARM阵列的缺陷，包括：开路行(209)，短路存储器单元(211)，超越电阻技术规格的存储器单元，和简单的读/写模式误差。机内测试电路包括连接所有行(206)以便测试开路行(209)和短路存储器单元(211)的布线－或电路(216,218)。

Description

磁-电阻性存储器阵列的自测试
本发明涉及存储器电路的测试，特别涉及磁-电阻性存储器(MRAM)阵列的机内自测度电路。
在生产大而复杂的集成电路中一个重要的考虑是该电路的可测试性。由于制造时缺陷和不准确性能影响集成电路的性能，所以重要的是在将其分配使用之前能测试制造的电路，使得故障IC被废弃或者在某些情况下进行校准。通常这样的测试由外电路执行，但是如果测试电路包括在IC之内则可提高测试的效率。这被称作机内自测试电路。
以下参照文件描述在大规模集成电路中用于机内自测试的某些技术。1．M.Abramovici,et al；Digital Systems Testing and Testable Design；Chapter 9: "Design for testability"；Rockville,MD；Computer SciencePress；19902．E.B.Eichelberger & T.W.Williams；"A Logic Design Structure forLSI Testability"；Journal of Design Automation and Fault TolerantComputing；Vol.2, pp 165-178；May 19783．5.Dasqupta,et al；"A variation of LSSD and its Implementation inDesign and Test Pattern Generation in VLSI"；Proc. IEEE ITC；1982；pp 63-66
存储器电路的机内自测试可以是特别有益的，这是因为可以要求大量的测试矢量来测试一个大的存储器阵列，其可以包括对外电路的基本测试时间。一种用于例如DRAM和SRAM存储阵列的测试程序被称为模式测试，在此一个数据的预定模式(例如棋盘模式)被写入到该阵列中，之后读出该阵列，以确定检索的数据是否与在先写入的模式匹配。
开发的一种新形式的存储器阵列称磁随机存取存储器(MRAM)，其具有按阵列方式制造的具有许多千兆位的储存容量的潜能。由于MRAM元件和阵列的结构，其阵列大小和数据I/O结构，已为SRAM和DRAM开发的机内自测试电路对于MRAM目的而言是不适用的或不充分的。
按本发明原理，提供了一个用于磁-电阻性存储器阵列集成电路的机内自测试系统，包括第一电阻技术规格测试电路，连接到该存储器阵列的位线，用于测试该存储器阵列中每个存储器单元的电阻，以确定其电阻是否处在预定的上下限度内。
最好电阻技术规格测试电路将由每个相应的存储器单元产生的信号与第一和第二预定的定时信号相比较，该预定的定时信号表示预定的存储器单元电阻技术规格的上下限。
在本发明的优选方式中，电阻技术规格测试电路包括在该集成电路的读出放大器电路中。该电阻技术规格测试电路可以包括电荷汇集电路，被配置来在测试时通过一个存储器单元按读出电流汇集电荷。可以连接一个阈值电路，以从该汇集元件提供一个二进制位的输出，和可以连接一个转换电路，以便按照第一和第二预定定时信号提供该二进制位输出到该读出放大器的一个扫描寄存器。然后该扫描寄存器的内容被用来指示该存储单元是否通过或不通过该电阻技术规格测试。
可以连接第二测试电路到存储器阵列中存储器单元的行并配置其来检测相应阵列行中短路存储器单元和开路行寻址线。最好第二测试电路包括一个布线-或电路，同存储器阵列行连接的提供输入和耦合到一个行误差标记寄存器以提供输出，如果检测了存储器阵列中任何短路单元或开路行寻址线，则该行误差标记寄存器进行记录。
第三测试电路可连接到存储器阵列的扫描寄存器和配置来将一预定数据模式写入存储器阵列，从存储器阵列读出数据，并将读出数据同写入的数据相比较。
在本发明的优选方式中，第三测试电路通过布线-或电路与第一测试电路连接，以便将其输出组合到误差标记列寄存器。误差标记列寄存器可以用来记录由存储器阵列中每一行的第一和第三测试电路检测的大量的误差，以确定对于每个相应行的误差数是否大于一个预定的可允许数。
按本发明还提供一个机内自测试系统，用于具有存储器单元阵列的磁-电阻性随机存取存储器(MRAM)集成电路，每个存储器单元连接在该阵列的各个行线和列线之间，而读出放大器连接到该阵列的列线，以便读出储存在存储器单元中的数据，以及连接的一个扫描寄存器接收读出放大器的输出，并对阵列中的存储器单元提供输入。机内自测试系统包括第一测试电路，它包括一个连接到各个读出放大器的电阻技术规格测试电路，用于测试存储器阵列中每个存储器单元的电阻，以确定其电阻是否处在预定的上下限内。在此情况下机内自测试系统还包括连接到存储器阵列行线的第二测试电路，用于检测相应阵列行中的短路存储器单元和开路行寻址线。这种形式的机内自测试系统还包括第三测试电路，连接到存储器阵列的扫描寄存器和配置来将一个预定数据模式写入该存储器阵列，从存储器阵列读出数据，并将读出的数据与写入的数据相比较。
优选的机内自测试系统形式还包括一个测试状态机电路，它被连接来控制该第一，第二和第三测试电路，以便执行在存储器阵列上的相应第一，第二和第三测试。
最好由所说测试状态机电路产生第一和第二预定定时信号。
按本发明另一形式，提供的一种方法用于对磁-电阻性随机存取存储器(MRAM)集成电路提供机内自测试能力，该集成电路具有一个存储器单元阵列，以及至少一个读出放大器，用于读出储存在该存储器单元中的数据。该方法包括步骤：使用读出放大器产生表示通过阵列中一个存储器单元的读出电流的电流信号；时间积分该电流信号并对其施加一个阈值以产生一个二进制输出；在第一和第二-时间取样二进制输出；以及基于该第一和第二取样的二进制输出登记该存储器单元作为超过预定的电阻技术规格范围。
与现有技术相比，本发明的优选实施例提供若干优点。例如，普通存储器测试将要求较长的时间去测试每个将使MRAM测试成本相当高的芯片。基于SRAM和DRAM芯片的机内自测试可以用来减小测试时间，但局限于模式测试和不考虑MRAM阵列的专用测试要求。本发明的实施例使用存在在MRAM阵列中的写数据和读数据读出电路去建立机内自测试特性的宽范围，其采用了MRAM数据的块机构优点。扫描数据I/O寄存器用来储存一个位误差数据，其可以用来确定误差数是否为可校正的ECC或者整个数据行是否需要标记为BAD。应用一个简单的机内‘测试’状态机操作时，本发明中的电路将为有效的MRAM阵列测试提供一个完整的测试范围和误差报告。该机内自测试可以在制造测试时进行和/或在重新格式化过程期间由用户重复。
本发明在下面仅借助例子通过优选实施例说明并参照以下附图作更详细描述，其中：
图1为包括按本发明实施例的机内自测试电路的一个MRAM阵列的系统方块图；
图2为说明一个开路行和短路MRAM元件测试电路的简化电路图；
图3为一个Hi/Lo MRMA元件电阻测试电路的电路图，作为一个三元组取样读出放大器的部分；
图4为一个Hi/Lo MRMA元件电阻测试电路的电路图，作为单个取样读出放大器的部分；
图5为说明一个Hi/Lo MRMA元件电阻测试定时顺序的定时图；以及
图6为一列Hi/Lo电阻测试和模式测试布线-或电路的一个简化电路图。
在此公开一种用于测试存储器电路的方法和设备。在下列描述中，为解释目的，陈述专用术语和专用实施细节。以全面理解本发明。但是，对于本专业技术人员而言，为实践本发明，无需这些专门的细节，而这是显而易见的。
图1按方块图方式表示一个MRAM系统100，按本发明的一个实施例，具有一个MRAM阵列102，和包括机内自测试电路。行布线-或测试电路106连接到阵列102中存储器元件的各个行的输出线，这些存储元件由行地址解码器104按已知方式编码。连接到阵列102的列测试电路用108表示，它包括一个Hi/Lo电阻技术规格测试器，一个模式测试电路和一个列布线-或输出。配置该列测试电路108以向列误差计数器110提供输出。行测试电路106，列测试电路108和列误差计数器110都连接到测试功能状态机112，它也连接来启动控制该行地址解码器104。本发明的优选实施例包括几个方面，例如能用来为MRAM存储器阵列形成综合性的机内自测试系统。下面将详细描述优选实施例的各个方面，从而可弄清图1电路功能的更多的理解。
在图2中表示一个简化的电路200，用于测试开路行和短路的MRAM元件。电路200表示一个MRAM阵列202的一部分，包括每个连接在相应列控制线204和行控制线206之间的磁-电阻存储器单元210的格栅。三行表示在图2阵列部分202中，系指行“n-1”,“n”和“n+1”，分别具有行电压输出Vn-1,Vn和Vn+1。行控制线206具有通过各自电流限制开关212可控地可连接到地的输入。开关212按行地址输入214控制，操作该行地址输入用于选择性地闭合开关212，一次选择一个。列控制线204提供电压源VHC。
各个布线-或电路晶体管216的控制栅极连接以从相应行控制线206接收行电压输出(Vn-1,Vn和Vn+1)。在该例中布线-或晶体管包括PMOS晶体管，其每个具有连接到电压源VH_tst的漏极。该布线-或晶体管216的源端共同连接到输出端208-负载晶体管218的源端，例如一个其栅极由一个短路测试CLK信号控制的长沟道晶体管的源端。该布线-或输出端208还通过一个选择切换晶体管220连接到一个误差标志寄存器222。该选择切换晶体管220也由短路测试CLK信号控制。
以下将描述检测短路存储器单元的电路200的工作，例如检测211处的短路存储器单元。阵列202的每行通过使用行地址输入切换相应电流限制开关212将该行控制线206连接到地而顺序地进行选择。行选择与控制布线-或测试电路输出的短路测试CLK输入信号同步。选择时，一个良好行将降低行电压输出(例如Vn+1)，同时一个逻辑‘1’电压将出现在布线-或输出端208上并传送到行误差标记寄存器222。这是由于在一个良好行中的每个存储器单元将具有足够的电阻使得VHC列电压不出现在该行控制线上。如果该行连接到一个很低电阻的MRAM单元(例如在211所示的短路的MRAM单元)，行电压(Vn)将不降低到低于误差测试电平，使得相应的布线-或晶体管216保持“断开”。在此情况下，一个逻辑‘0’电压将传送到该行误差标志寄存器222。未选择行将保持在高(-VHC)电压，使得布线-或输出电路将仅在由该行地址解码器选择的行上起作用。行误差标志寄存器222为每一个被测试的行储存布线-或测试电路输出的记录，并且能例如构成由短路测试CLK信号对每行进行移位的移位寄存器。这样行误差标记寄存器能提供一个误差标志输出224，其指示那些行具有短路存储器单元。如根据以上功能说明可理解的，电路200将也检测开路(例如不连续)的行线。例如可以利用以上检测短路存储器单元211的相同技术检测例如在图2中209处的开路故障行线。
图3中说明的电路300表示一个Hi/Lo MRAM元件电阻测试电路302，与一个三元组取样读出放大器电路304一起。图4说明一个电路400，具有一个Hi/Lo MRAM元件电阻测试电路402，与一个单独取样读出放大器404一起。设计测试电路302和402用于存储器元件数据检索过程检测超出设计技术规格的MRAM元件电阻值，例如检测超出能由读出放大器控制的存储器元件电阻值的范围。该电路通过产生一个依赖于MRAM元件的电阻的时间信号进行工作。该MRAM元件时间信号同由测试支持电路(例如图1中说明的测试限定状态机电路112)提供的一个参考时间信号相比较。如果MRAM元件是一个过低的电阻值，则由‘Lo’电阻元件产生的时间信号将具有一个早的转变，通过将其对一个‘Lo’测试-参考时间信号作比较读出该转变。相反地，如果MRAM元件比一个电阻值高得多，则由‘Hi’电阻产生的时间信号将具有一个晚的转变，该转变通过对其作比较被传送到一个‘Hi’测试-参考时间信号。该‘Hi’和‘Lo’测试结果储存在为MRAM读出放大器的一部分的一个扫描寄存器中。可以设置测试边缘去分类MRAM元件，该元件具有将导至MRAM读出放大器出故障的电阻值。以下将更详细地描述电路300和400的工作。
参照图3，说明的电路300包括一个读出放大器电路304，用于从MRAM单元310读出数据。MRAM单元310由MRAM电阻R_MRAM 311与电容312并联表示。而从读出放大器电路观点，该MRAM单元310代表一个单元，电阻311和特别是电容312的实际值受到为大阵列单元一部分的该单元的影响。在典型的MRAM储存技术应用中，电阻R MRAM 311的标称值约为1MΩ，而电容312为0.5PF量级。MRAM单元310的一端连接到读出放大器标记VCOL的节点。而该单元310的另一端由读出电压Vsense供电。VCOL节点是在包括电流镜晶体管314和316以及运算放大器318的匹配晶体管电流镜电路的输入侧。具体地，晶体管314的漏极连接到节点VCOL，而其源极连接到地。晶体管314的栅极连接到晶体管316的栅极，晶体管316的漏极和源极分别连接到标记V1的节点和地。运算放大器318使用一个R_ref信号作为对其正相输入节点的输入对电流镜电路提供漏极电压控制，而其反相输入节点连接到VCOL，其输出端连接到电流镜晶体管314,316的栅极。实际上，为准确读出MRAM单元，输入电压Vsense是十分小的，例如约0.5伏量级，而使用R_ref输入，在该单元另一侧上的VCOL节点电压维持在接近地电位的电平。电流镜电路的功能是维持从节点V1通过晶体管316的电流与从节点VCOL通过晶体管的电流(或其一个已知倍数)相同。按此方法，通过晶体管316的电流能用于测量MRAM单元电阻311。
一个P型晶体管320连接在节点V1和电源电压VDD之间，同时该晶体管320由一个复位信号控制。四个电路分支也连接到节点V1，在图中表示为电路部分322,332,342和电阻测试电路302。电路部分322,324和326形成三元组取样读出放大器电路304部分，电路302包括MRAM元件Hi/Lo电阻测试电路，包括该电路的目的用于上述机内自测试。为清楚起见，将描述三元组取样读出放大器的工作，以便提供对测试电路302工作的更好的理解。
也可称电路部分322,332和342为取样信号电路(322)，取样“1”电路(332)和取样“0”电路(342)。取样信号电路322具有一个连接在节点V1和信号汇集节点之间的通过晶体管324。该通过晶体管324由取样信号输入信号控制。该取样信号电路322还具有一个连接在信号汇集节点和地之间的保持信号电容器326，晶体管324和电容326一起能像一个电压汇集和取样/保持电路那样工作。另外的电路部分332和342的结构类似。具体地，取样“1”电路332有一个通过晶体管334，其能选择性地将节点V1连接到保持“1”汇集和保持电容336，或将节点V1与保持“1”汇集和保持电容336隔离。取样“0”电路342也有一个通过晶体管344和一个汇集和保持电容器346。晶体管334和344分别由取样“1”输入和取样“0”输入控制。
取样信号电路322的汇集节点通过一个移位晶体管328连接到运算放大器350的正相输入端。类似地，电路部分332和342的汇集节点通过相应的移位晶体管338和348均连接到运算放大器的反相输入端。移位晶体管328,338和348均由移位到比较器信号控制。运算放大器输出端通过另一移位晶体管352连接到一个移位寄存器354。运算放大器350的输出由一个比较器时钟输入信号控制，而移位晶体管352由移位到输出寄存器信号控制。移位寄存器354包括按已知方式连接的弱反馈连接反向器356和358，并被用来储存运算放大器350的输出。基本地，运算放大器350像一个比较器那样工作，比较出现在正相和反相输入端上的信号电平，并因此提供一个输出，该输出驱动寄存器354到指示MARM单元读出状态的“1”或“0”状态。以下将对此作更详细的描述。
三元组取样读出放大器电路304是一个数据破坏性的电路，在读出过程中它破坏由MRAM单元储存的数据。因此，在数据读出后，数据必须写回到该读出的单元，如果该数据是由MRAM阵列保持的话。
在开始复位读出放大器操作的状态时，施加Reset信号以导通晶体管320，由此将节点V1引向电源电压VDD。此时认定取样信号输入，导通晶体管324。这就允许汇集和保持电容器326充电到VDD。复位晶体管320保持一个时间周期以允许汇集电容器充电，这是可以完成的，但另一方面MRAM阵列被编址同时允许通过所选择的MRAM单元310电流达到稳定状态(长达数微秒)。之后对于读出放大器操作的第一信号取样状态复位晶体管320断开。复位晶体管320保持脱离整个取样操作。
在读出放大器取样操作第一阶段期间，取样信号输入保持一预定取样周期。此时通过晶体管316的电流已达到反映通过MRAM单元的电流正被读出的稳定状态。通过MRAM单元310的电流当然与其电阻有关，其依次由储存在该单元中的数据的状态控制。例如，如果数据“0”储存在MRAM单元中，电阻值R_MRAM可按比例地高于一个中值阻值(例如按总量的5％-20％)。通过晶体管316的电流与R_MRAM电阻有关，并因此对于如果MRAM单元储存一个“1”的情况将大于如果其储存一个“0”的情况。通过晶体管316的电流随复位晶体管320断开和取样信号晶体管324接通而从电容器326提取。由此在取样周期电容器326汇集通过晶体管316提取的电流，直到通过晶体管324断开为止。随着晶体管324断开，汇集的电压电平由电容器326保持，并表示由MRAM单元310储存的数据。
为确定电容器326上的电压电平是否表示数据“1”或数据“0”，三元组取样读出放大器产生一个比较电压。该比较电压由写入一个“1”到MRAM单元310(由此破坏了在先储存的数据)和取样R_MRAM电阻值产生。然后写入一个“0”到该单元并再行取样。从已知的“1”和“0”单元状态得到的取样组合到一个“平均”值中，此值被用来对信号取样作比较。以下将更详细地描述这个过程。
在读出放大器取样操作的第二阶段期间，一个数据“1”写入到MRAM单元310。之后，取样“1”信号被认定导通晶体管334于一个复位周期，以及晶体管320导通以将汇集电容器336充电到VDD，之后晶体管334保持接通于一个后续取样周期。在该取样周期电容器336 1C集通过电流镜晶体管316提取的电流，电容器336上最后的电压电平由此表示在已知“1”状态的R_MRAM的电阻。一旦在该第二状态取样周期的结果时刻晶体管334断开，“1”电压由电容器336保持。
类似地，在该读出放大器取样操作的第三阶段，一个数据“0”写到MRAM单元310。之后，取样“0”信号被认定导通晶体管344于一个复位周期，以及晶体管320导通以将汇集电容器346充电到VDD，之后晶体管344保持接通于一个后续取样周期。在该取样周期电容器346汇集通过电流镜晶体管316提取的电流，电容器346上最后的电压电平由此表示在已知“0”状态的R_MRAM的电阻。一旦在该第三状态取样周期结束时刻晶体管344断开，“0”电压由电容器346保持。
在该三个取样状态之后，汇集和保持电容器326,336和346分别保持分别表示MRAM单元310的读出的初始储存的数据，一个已知的读出数据“1”和一个已知的读出数据“0”的电压电平。之后通过晶体管328,338和348由认定移位到比较器信号导通。由于电路部分332和342的输出都连接到运算放大器350的反相输入节点，所以在认定移位到比较器输入之后最后的电压电平是已知“1”和已知“0”电压电平的“平均”。该“平均”电压电平表示为VR/2，而由信号汇集和保持电容器326储存的电压表示为Vsig。
根据比较器时钟输入到运算放大器350的认定，运算放大器提供表示输入Vsig和VR/2比较的输出。例如，如果信号电压电平Vsig大于“平均”电压电平VR/2，运算放大器350的输出是一个相对高的电压。相反如果Vsig小于VR/2，则运算放大器输出相对低的电压。之后认定移位到输出寄存器信号，导至晶体管352导通，由此允许运算放大器350输出去驱动寄存器单元354。因此，如果运算放大器350的输出相对低，则寄存器单元储存一个数据“1”(寄存器单元输出Reg_out是在反相器356的输出)。如果运算放大器350的输出相对高，则寄存器单元354的储存的输出是一个数据“0”。寄存器单元354的结构使得借助于一个弱反馈反相器358将保持储存在此的值，直到提供给寄存器的一个输入使该反相器358超负荷。
Hi/Lo MRAM单元电阻测试电路302也连接到节点V1，并且使用通过晶体管316反映的电流作为输入。该测试电路302使用两个输入操作，该两个输入是从参照图1的测试FSM电路112提供的。第一输入是一个列测试启动信号，该信号控制一个通过晶体管360。通过晶体管360将测试电路302连接到节点V1，并且受列测试启动信号控制，以便有选择性地将测试汇集和保持电容器362连接到节点V1或同节点V1断开。晶体管360和电容器362的汇集和保持操作一般类似于电路部分322,332,342的等效功能的操作。但是，测试电路302和电路部分322,332和342是分开操作的，因此除取样通过晶体管324,334和344外晶体管360接通(或者相反也一样)，使读出放大器取样功能不影响测试电路302的工作。
测试电路302按两个分开的阶段工作，其一用于确定单元电阻R_MRAM是否过高和另一确定其是否过低。测试电路302的工作原理在于将用于因电流通过晶体管316的电荷汇集达到预定电压电平所要求的时间同预定时间极限相比较。一个反相器364连接到电容器362的汇集节点，并以阈值器件模式工作来设置该预定的电压电平。反相器364的输出通过一个通过晶体管366连接到用来储存一个比较结果的移位寄存器单元354。对通过晶体管366的输入信号列测试参考是用来应用上述预定时间极限。一个复位晶体管368连接在寄存器单元354的输入节点和地之间，其能够例如由用于晶体管320的反相的复位信号控制，以便在测试开始时初始化寄存器单元354到一个已知的状态。
在测试电路302的第一测试阶段时期，开始认定复位和列测试启动信号，使电容器362能充电到接近电源电压VDD的电平。这样复位晶体管320断开，而电容器362两端的电压被允许来按照通过晶体管316的电流汇集电荷(其反比于测量的电阻R_MRAM。通常，如果电阻R_MRAM相对低，则在电荷汇集期间反相器364输入端上的电压比R_MRAM相对高的情况将更快地达到该反相器的转换阈值。测试的第一阶段是确定反相器的输出是否使一个转换过早，从而指示一个R_MRAM值过低。测试的第二阶段确定该反相器的输出是否使一个转换先于其过晚，这指示R_MRAM值并不过高。如果MRAM单元通过第一阶段测试仅执行第二测试阶段。为了增进测试过程更好的理解，参见图5是有用的，它是说明来自测试电路302的相关信号电平的相对定时的定时图。
图5表示指示其相对定时的若干电压信号表示。输入复位信号指示在502,MRAM阵列寻址输入指示在504，而列测试启动信号指示在506。对于在技术规格极限之内的反相器364的输出Comp_out的转换的时间范围指示在508。时间范围的较低端是时间tL，而如果在测试期间对于一个给定的MRAM单元的Comp_out的转换出现在tL之前，则该单元被认为具有过低的电阻R_MRAM值。时间范围的较高端是时间tH，而如果在测试期间对于一个给定的MRAM单元的Comp_out的转换出现在tH之后，则该单元被认为具有过高的电阻R_MRAM值。
如在510所指示的，为了测试R_MRAM是否过低，控制列测试参考信号使晶体管366在时间tL断开。在此情况下，晶体管366如在图中所示的对于在时间tL之前的一个周期保持导通状态。仅需认定列测试参考的时间长度对于反相器364的输出Comp_out是充分的，以便驱动寄存器单元354。
按照该测试阶段，如果电阻R_MRAM在指定范围内，下列效果将出现：
ⅰ)通过晶体管314和316的电流是在可接受的范围之内；
ⅱ)在电容器362的汇集节点上的电压在可接受的程度上从VDD减弱；以及
ⅲ)在时间tL之前，反相器输出Comp_out不从低到高驱动；以及如此
ⅳ)随时间tL储存在寄存器单元354中的值与使用晶体管368预置的该值保持相同(即对于时间＞tL,Reg_out=“1”；以及
ⅴ)由于在时间tL晶体管366断开，任何在tL之后在Comp_out出现的转换不影响该寄存器输出Reg_out。
因此，对于具有电阻值R_MRAM高于指定较低极限的MRAM单元310，在列测试参考信号已被驱动成低电平(即在tL之后)之后，寄存器单元输出Reg_out为“1”。在MRMA单元具有符合较低极限技术规格电阻的情况下，对于Comp_out和Reg_out信号表示例子分测表示在512和514。
如果MRAM单元电阻过高，则在第一测试阶段得到和可接受单元相同的测试输出。因此如果在第一测试阶段MRAM单元通过测试。则就需要执行第二阶段测试的确定R_MRAM是否过高。如果第一阶段测试MRAM单元出现故障，则没有必要继续测试，因为一个单元已经出现故障，而且任何情况下不具有过高和过低的电阻。然而，为了过程的一致性，任何情况下可执行第二阶段，而结果可以不管。
另一方面，如果电阻R_MRAM低于指定范围，则下列效果将出现：
ⅰ)通过晶体管314和316的电流高于可接受范围；
ⅱ)在电容器362的汇集节点的电压快于可接受的程度从VDD减弱；以及
ⅲ)因此在较低时间极限tL之前，反相器输出Comp_out从低到高被驱动；以及如此
ⅳ)在通过晶体管在时间tL闭合之前，通过打开通过晶体管366驱动输入高电平到寄存器单元354；以及
ⅴ)在时间tL断开晶体管366之后，寄存器输出Reg_out为“0”，其不同于预置的“1”值。
因此，对于具有电阻值R_MRAM低于指定较低极限的MRAM单元310，在列测试参考信号已被驱动为低电平(即在tL后)之后，寄存器单元输出Reg_out为“0”。在MRAM单元具有不符合较低极限技术规格电阻的情况下，对于Comp_out和Reg_out信号表示例子分别表示在516和518。
如在520所指示的，为了测试R_MRAM是否过高，控制列测试参考信号，使晶体管366在时间tH断开。在此情况下如图中所示晶体管366在时间tH前一周期保持导通状态。仅需认定列测试参考的时间长度对于反相器364的输出Comp_out是充分的，以便驱动寄存器单元354。
如在522所指示的，对于第二阶段电阻技术规格测试，如果MRAM单元电阻在低于上限技术规格极限内，则Comp_out信号转换将出现在tL-tH时间周期内。这样当认定列测试参考信号520时，如在524所见到的，反相的输出将驱动寄存器单元354的开始高电平的Reg_out输出到低(“0”)电平。对于MRAM单元电阻过高的情况，在通过晶体管366断开之前，Comp_out转换不出现，因此在那种情况(参见图5中526和528)下，Reg_out保持在高(“1”)电平。结果，具有电阻过高的MRAM单元随着第二阶段测试将恢复Reg_out=“1”。在另一方面，具有电阻低于指定上限极限的MRAM单元将恢复Reg_out=“0”的第二阶段测试结果。
组合第一和第二阶段测试，就能判断MRAM单元作为具有可接受的电阻，仅仅只要第一测试结果恢复Reg_out(1)=“1”和第二测试结果恢复Reg_out(2)=“0”相与。第一和第二阶段测试结果的任何其他组合指出测试中的MRAM单元的电阻值是不可接受的，作为超出可允许的电阻技术规格。测试结果能用测试FSM 112(图1)或使用简单的逻辑电路(未示)对预定可接受结果进行比较。也还可以通过图1中所示的列误差计数器110对在MRAM阵列的给定列中的单元计算测试结果。
图4说明一个单个取样MRMA读出放大器电路400，其包括用于高和低电阻技术规格测试的设备。该单取样读出放大器电路的基本工作依赖于具有预置容差的一个基准电路，该容差是用来对读出的MRAM单元进行比较。以下将描述电路400的详细的工作情况。
该单取样读出放大器电路400包括两个主电路部分：一个基准电路450和一个信号电路402。如图4中所见到的，该基准电路和信号电路通常结构相似，并且每一个包括一个前置放大器级和一个比较器级。该单取样读出电路400使用一个缓冲直接注入前置放大器级，与上述在三元取样读出电路中应用的电流镜级不大相同。关于信号电路402，被读出的MRAM单元(410)在运算放大器414的负输入端连接到该读出电路。如上所述，该MRAM单元可以考虑为一个电阻性元件R_MRAM(阵列)411同一个容性元件412并联。连接运算放大器414的正输入端用于接收一个R_ref控制信号，正如以前描述的读出电路那样，其可以用来控制该直接注入晶体管416的偏置。晶体管416将前置放大器级连接到信号电路402的比较器级的标记为SIG1的输入节点。
基准电路450的前置放大器级结构上与信号电路402相同。MRAM单元460连接到控制直接注入晶体管466的偏置的运算放大器464。然而，在基准电路中，MRAM单元460不是一个MRAM阵列储存单元，而是一个专门提供来用于基准比较的MRAM单元。MRAM单元460具有正常MRAM电阻值的一个电阻性元件R_MRMA(基准)416。基准MRAM单元最好按照与在读出的阵列中的MRAM单元相同的方法制造，这将便于电容值412和462的匹配。直接注入晶体管466将基准MRAM单元连接到标记为REF1的基准电路比较器级的输入节点。
再参照信号电路402，比较器级的输入端具有一个连接在该输入节点SIG1和地之间的汇集电容器420。输入节点SIG1还有一个连接到它的复位电路，按P型晶体管418连接在SIG1和电压源VDD之间，并受一个复位信号控制的方式。而且节点SIG1连接到第一反相器422的输入端。第一反相器422的输出端连接到第二反相器424的输入端。第二反相器的输出端对标记SIG2的比较器级提一个输出节点。信号电路的输出节点SIG2通过一个逻辑门通过晶体管430连接到寄存器单元440的输入端，寄存器单元440通常等效于上述电路300的寄存器单元354。如下所述，逻辑门通过晶体管430由基准电路450的输出控制。
基准电路450的比较器级的结构和信号电路的比较器级的基本相同。具体地，基准电路比较器级的输入节点REF1连接到汇集电容器470，复位晶体管468，以及第一反相器472的输入端。第一反相器472的输出端提供对第二反相器474的输入端。第二反相器474的输出端通过由运行控制信号控制的通过晶体管476在节点REF2提供基准电路450的输出端。输出节点REF2控制上述逻辑门通过晶体管430。
如所陈述的，寄存器单元440一般和上述寄存器单元354具有相同结构，有一个储存器反相器442和弱反馈反相器444。在此情况下，通过由复位信号控制的复位上拉晶体管446寄存器单元可按一个预定状态配置。
单取样读出电路400工作有点像一个在信号电路402和基准电路450之间的信号跑道。基准电路450控制通过晶体管430，并且如果信号电路402“获胜”跑道，则在通过晶体管430断开之前在SIG2的输出能改变寄存器单元440的状态。另一方面，如果基准电路450“获胜”，则在该寄存器单元改变之前晶体管430断开。
在读出过程开始时，电容器420和470的汇集节点SIG1和REF1两者由脉冲控制信号复位基本提升到电压VDD。通过上拉其输入为高电平也具有复位寄存器单元440的效果，由此提供了寄存器单元输出Reg_out=“0”的初始状态。通过晶体管476由认定运行信号保持打开，而同时读出电路处于工作状态。断开运行信号为的是以下将进一步描述的机内自测试。随着REF1和SIG1节点充电到VDD，输出节点REF2和SIG2也为高电平，这意味着逻辑门通过晶体管430打开和寄存器输出Reg_out保持低电平(逻辑“0”)。当复位信号断开时，预充电的电容420和470开始通过各自的R_MRAM电阻元件411和461由放电电流汇集电荷。当汇集节点SIG1的电压达到第一反相器422的阈值电压时，该反相器的输出将改变，致使输出节点SIG2从初始逻辑“1”状态改变到逻辑“0”状态。发生转换的时间取决于汇集电容器420的电容量，同时也取决于受阵列电阻R_MRAM 411影响的汇集速率。R_MRAM 411的值按其储存状态而可变化，因此阵列MRAM单元410的状态影响SIG2转换的定时。
由于基准电路450结构类似于信号电路402，所以输出节点REF2的初始状态也是逻辑“1”。REF2从逻辑“1”到逻辑“0”状态的转换的定时受基准MRAM单元460的电容470和电阻R_MRAM 461的影响。基准单元460是不可能编程的，就像阵列的MRAM单元那样，并且电阻461的值由此是固定的。电容器470的电容量值也是固定的，就像电容器420的值那样。因此，输出节点SIG2和REF2的转换的相对定时对于给定的电容器420和470的值由编程电阻R_MRAM(阵列)411控制。电容器420和470的相对值可以这样选择，使得对于MRAM单元410第一状态，SIG2的转换发生在REF2之前，而对于单元410的第二状态，SIG2的转换发生在REF2之后。这意味着在单元410的第一状态，SIG2的转换导至寄存器输出Reg_out从“0”到“1”转换，而对于单元410的第二状态，Reg_out保持在逻辑“0”。这样读出的MRAM单元的状态由寄存器单元输出Reg_out来指示。将要指出的是，这种读出方案不是数据破坏性的，就像在三元组取样读出过程的情况那样。
对于单取样读出电路400的情况，使用单个通过晶体管480可以增加高/低电阻技术规格测试的功能度。该测试通过晶体管480在节点REF2将一个控制输入列测试基准连接到逻辑门晶体管430的栅极。测试晶体管480通过另一控制信号列测试启动导通或断开。列测试基准和列测试启动两控制信号由控制电路提供，例如参照图1中的测试FSM12。控制信号列测试启动和运行信号使得晶体管476和480中之一个同时导通。这意味着当晶体管480导通时，节点REF2受列测试基准信号控制没有来自基准电路450的干扰。如下列所描述的，控制列测试基准信号以确定R_MRAM(阵列)电阻411是否在指定的极限内。
随着测试晶体管480起动，对于控制列测试基准信号确定R_MRAM是否在技术规格中的测试过程类似于上述控制电路302中的晶体管366的过程。在信号电路402的一读出周期期间施加第一测试脉冲以确定该单元电阻是否过低。该第一脉冲的结束相应于SIG2的转换的定时，其是在可接受性的下限上，因此相应于单元电阻的一个较低的指定的极限。如果，随第一测试脉冲，输出Reg_out保持在“0”，则将判定元件411的电阻大于指定的下限。这样，在电路402的另一读出周期第二测试脉冲施加到该列测试基准信号。定时第二测试脉冲的结束以便与SIG2的转换的定时相一致，其是在可接受性的上限上，因此相应于单元电阻的一个较高的指定的极限。如果，随第二测试脉冲，输出Reg_out已改变到“1”，则将判定元件411的电阻小于指定的上限。这样，如果第一测试周期的结果是Reg_out=“0”和第二测试周期的结果是Reg_out=“1”，则MRAM单元410被确定为具有一正常的电阻值，这个值是在指定的可接受的极限内。如上所述当参照图5的定时图，相对定时可容易地断定。
在图3和4中说明的电路以及以上所描述的都是模拟读出放大器的特定例子，该放大器是配置来按本发明的具体实施例执行Hi/Lo电阻测试，而这种读出Hi和Lo电阻的方法还将同另外类型读出放大器工作。具体地，展望用于读出Hi和Lo电阻极限的所描述的技术可应用到任何汇集读出放大器，包括模拟和数字读出放大器。
第三组机内自测试是普通的模式测试。
全部“1”，全部“0”，交替“0”-“1”和“1”-“0”的模式写到MRAM阵列然后从其读出。模式写进全部阵列中并一行接一行地读出。在行读出过程期间，该模式值被认定作为对一个异或电路的输入并对由读出放大器检测的值进行比较，结果储存在读出放大器数据I/O扫描寄存器中。
由Hi/Lo电阻测试或由模式测试检测的误差储存在读出放大器数据I/O扫描寄存器中。如果已检测到一个或多个误差，则对整行将报告一个误差标志。在图6中表示的电路600是用来监视所有读出放大器数据I/O扫描寄存器和将数据和一个布线-或电路相组合。表示两个路径，以将读出放大器数据I/O扫描寄存器连接到该布线-或电路，一个路径通过一个反相器和一条直线连接计算上述电阻技术规格测试报告的误差的模式。
所示电路600有两个读出放大器扫描寄存器单元602和604，它们按移位寄存器方式设置并由移位时钟信号SCLK和SCLKB计时。第一扫描寄存器602从MRAM读出放大器电路，例如单个或三元组取样读出放大器接收输入，所说取样读出放大器是上述分别与图4和3相关类型的。
连接到第一扫描寄存器的输入端还有一个模式测试电路610。该模式测试电路610具有一个测试模式认定部分，包括晶体管612和614，它们被配置来分别上拉或下拉输入节点T1以表示一个测试模式输入“1”或“0”。由输入写信号W1和W0控制上拉或下拉晶体管。节点T1既连接一个测试模式读电路，又连接一个测试模式写电路，测试模式读电路包括一个异或门616，它与一个通过晶体管618串接。该异或门的输入端由读出放大器和节点T1提供。通过晶体管618的测试模式读电路的输出端依次反向连接在扫描寄存器的输入端。由CLKB控制的计时晶体管分开模式测试电路610的输入和输出端。测试模式写电路包括另一通过晶体管620，它从节点T1到扫描寄存器的输入端同测试模式读电路并接。
测试模式写和读电路并接由其方法看来借助扫描寄存器数据输入到MRAM阵列并从其输出。简言之，扫描寄存器用于输入和输出数据。到通过晶体管618和620的控制信号是相互排他性的，使得在同一时间只有测试写和读操作之一个操作能被启动。在写操作期间，通过晶体管620被启动，使用上拉和下拉晶体管612,614认定一个选择的二进制状态。这就允许所选模式以标准方式通过该扫描寄存器I/O写入到相关的MRAM单元中。之后如上所述通过读出放大器电路读MRAM单元，而读出的二进制电平出现在到电路610的输入端。异或门616检测被写入的数据和被读出的数据之间的任何差别，当通过晶体管618启动时，模式测试结果储存在扫描寄存器中。
电路600中的扫描寄存器单元604的输出端节点T2可以按链接电路方式连接到下一个阵列的列的扫描寄存器电路的输入端。例如，由此该链接的扫描寄存器可以储存能由列误差计数器110(图1)使用的模式测试误差矢量。
根据以上说明将理解到在节点T2，即在电路600的扫描寄存器的输出端将既接收上述电阻技术规格测试又接收模式测试的机内自测试结果，如果执行单独测试的话。为了使得所有的测试结果都允许寄存，从电路600的扫描寄存器输出端提供的测试结果都耦合到一个列布线-或测试电路630，其结构类似于相关图2描述的行布线-或电路。该列布线-或电路630由Test_COL输入信号控制，该控制信号当考虑的行例如由测试FSM(图1)选择时，仅启动布线-或电路对误差标志列寄存器640的输出。
一个选择电路622处在节点T2和列布线-或电路630之间，该选择电路用于确保来自自测试电路一致性或误差报告。该选择电路622具有包括一个通过晶体管624的第一电路臂。当如果MRAM单元通过测试，执行的具体自测试恢复一个逻辑“1”时，该通过晶体管624被启动。选择电路的第二电路臂具有一个与通过晶体管628串接的反相器626。如果执行的具体的测试具有一个预期的通过结果逻辑“0”，则该选择电路622的第二电路臂被启动。该选择电路622使得由该测试电路检测的MRAM单元误差一贯地记录在误差标记列寄存器640中，其可以包括在测试FSM(图1)中。
由列测试电路报告的误差可以是单一位误差，其由ECC(误差校正电路)可校正，或可以是多位误差，其保证该行被标记为一个‘BAD’行。一个计数器是用于确定是否存在足够多的误差以标记该行‘BAD’。如果该列误差标记指示一个误差条件存在，则在读出放大器数据I/O扫描寄存器中的数据被移位到该列误差计数器(图1中110)中。当该行误差计数超过由一外ECC确定为不可校正的一个值时，则该行可以标记为‘BAD’。由机内自测试电路产生的误差数据由外电路收集以便将来处理，或向测试器报告。一个保持该机内自测试数据的外电路是一个‘状态寄存器’，它可以由使用该MRAM的系统使用，以便将写入的数据引导到已知为好的存储器单元中。
本发明的优选实施包括若干可以用来执行综合测试组的定位一个MRAM存储器阵列中的缺陷的集成的机内测试电路。随着使用行布线-或测试电路而能检测短路元件和开路行。通过使用特定结构的读出放大器电路执行动态Hi/Lo存储器单元电阻测试。随着使用集成到读出放大器中的异-或电路和使用扫描数据I/O寄存器而能执行模式测试。据Hi/Lo和模式测试的输出检查单个MRAM存储器元件的性能。使用一个布线-或电路将Hi/Lo和模式测试结果组合到一个单列误差标记中。如果设置了该列误差标记，则包括的一个误差测试计数器计算一行中标记为BAD的单元的数。该列误差计数可以用来确定该数据行是否ECC可校正。
基于本发明的功能的详细说明和其优选实施例，包括由某些电路使用的控制信号的要求，是在普通技术人员的能力之内设计例如在图1中的方块图方式表示的测试FSM电路112那样的一种控制电路。该控制电路可按任何要求的形式设计以提供以上详细讨论和描述的控制信号，同时集成电路的机内测试领域的那些技术人员将容易理解例如保持电路所要求的硅区最小的需要性。
已仅用例子表示了本发明的上述详细说明，同时可以期待的是由本领域的普通技术人员能对本发明单元的细节和结构作出许多改变和改进而不偏离本发明的范围。例如，虽然为了提供对本发明原理的理解，说明并描述了若干具体电路，但是本发明并非限制于这些结构。

Claims (10)

1．一种用于磁-电阻性存储器阵列集成电路的机内自测试系统，包括连接到存储器阵列(102)的位线的第一电阻技术规格测试电路(108,300,400)，用于测试在该存储器阵列中的每个存储器单元(310,410)的电阻，以便确定其电阻是否在预定的上下限内。
2．如权利要求1的机内自测试系统，其中电阻技术规格测试电路包括随着表示预定上下存储器单元电阻技术规格极限的第一和第二预定定时信号(510,520)从每个相应存储器单元产生的一个信号。
3．如权利要求2的机内自测试系统，其中电阻技术规格测试电路包括在该集成电路的读出放大器电路(300,400)中，该电阻技术规格测试电路包括一个电荷汇集电路(362,420)，配置来按照通过测试中的存储器单元的读出电流汇集电荷，连接的一个阈值电路(364,422,424)从该汇集元件提供二进制输出，以及连接的一个转换电路(366,480,430)，按照所说第一和第二预定定时信号提供所说二进制输出到读出放大器的扫描寄存器(354,440)。
4．如权利要求1-3任一的机内自测试系统，还包括第二测试电路(106,200)，连接到存储器阵列(102,202)中存储器单元的行，和配置来检测在各阵列行中的短路存储器单元(211)和开路行寻址线(209)。
5．如权利要求4的机内自测试系统，其中第二测试电路包括同存储器阵列行连接的一个布线-或电路(216,218)以提供输入和连接来提供输出(208)到一个行误差标记寄存器(222)，将记录在该存储器阵列中是否检测到任何短路单元或开路行寻址线。
6．如权利要求1-5任一的机内自测试系统，还包括第三测试电路(108,610)，连接到存储器阵列的一个扫描寄存器(602,604)，和配置来写一个预定的数据模式到存储器阵列(612,614,620)中，从该存储器阵列读出数据，和将该读出的数据与写入(612,614,616,618)中的数据相比较。
7．如权利要求6的机内自测试系统，其中第三测试电路通过一个布线-或电路(630)与该第一测试电路相连接，以组合其输出到一个误差标记列寄存器(640)中。
8．一种用于磁-电阻性的随机存取存储器(MRAM)集成电路的机内自测试系统具有一个存储器单元(210,310,410)的阵列(102,202)，每个存储器单元连接在该阵列的各行线(206)和列线(204)之间，用读出放大器(300,400)连接到该阵列的列线，以读出储存在该存储器单元中的数据，以及连接的一个扫描寄存器(354,440)，用于接收该读出放大器的输出和为该阵列中的存储器单元提供输入，该机内自测试系统包括：
一第一测试电路(108)，包括连接到各自读出放大器用于测试该存储阵列中的每个存储器单元的电阻的电阻技术规格测试电路(360,362,364,366,480)，以确定其电阻是否在预定的上下限内；
一第二测试电路(106,200)，连接到存储器阵列(202)的行线(206)，用于检测在各阵列行中的短路存储器单元(211)和开路行寻址线(209)；以及
一第三测试电路(108,610)，连接到存储器阵列的扫描寄存器(602,604)，和配置来写一个预定的数据模式到该存储器阵列(612,614,620)中，从该存储器阵列读出数据，和将该读出的数据与写入(612,614,616,618)中的数据相比较。
9．如权利要求8的机内自测试系统，其中电阻技术规格测试电路包括随表示预定上下存储器单元电阻技术规格极限的第一和第二预定定时信号(510,520)在相应每个各自的存储器单元的读出放大器中产生的测试信号，以便如果用于该阵列中的一个存储器单元的测试信号超出第一和第二预定定时信号极限(518,528)产生一个误差标记信号。
10．如权利要求9的机内自测试系统，其中，电阻技术规格测试电路包括一个电荷汇集电路(362,420)，配置来按照通过测试中的存储器单元(310,410)的读出电流汇集电荷，连接的一个阈值电路(364,422,424)从该汇集元件提供二进制输出，以及连接的一个转换电路(366,480,430)按照所说第一和第二预定定时信号提供所说二进制输出到扫描寄存器(354,440)。
CNB001323563A 2000-02-04 2000-11-03 磁－电阻性存储器阵列的自测试系统 Expired - Lifetime CN1252724C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/498588 2000-02-04
US09/498,588 US6584589B1 (en) 2000-02-04 2000-02-04 Self-testing of magneto-resistive memory arrays
US09/498,588 2000-02-04

Publications (2)

Publication Number Publication Date
CN1317797A true CN1317797A (zh) 2001-10-17
CN1252724C CN1252724C (zh) 2006-04-19

Family

ID=23981678

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001323563A Expired - Lifetime CN1252724C (zh) 2000-02-04 2000-11-03 磁－电阻性存储器阵列的自测试系统

Country Status (5)

Country Link
US (1) US6584589B1 (zh)
EP (1) EP1132924A3 (zh)
JP (1) JP4169484B2 (zh)
CN (1) CN1252724C (zh)
HK (1) HK1041361A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101004954B (zh) * 2006-01-12 2010-05-19 国际商业机器公司 用于提高存储电路成品率的方法和设备
CN102420015A (zh) * 2010-09-28 2012-04-18 旺宏电子股份有限公司 用于一记忆体阵列中制造缺陷的检测的方法及测试装置
CN102818985A (zh) * 2012-09-10 2012-12-12 中国航空工业集团公司第六三一研究所 多路地/开离散量输入信号的bit测试电路
CN103165581A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 测试结构、其制造方法、测试方法、以及mram阵列
CN110082672A (zh) * 2018-01-25 2019-08-02 大唐移动通信设备有限公司 一种芯片内逻辑模型的测试方法及装置
WO2020108359A1 (zh) * 2018-11-27 2020-06-04 浙江驰拓科技有限公司 用于阻性存储单元的测试结构及耐久性测试方法
CN112230112A (zh) * 2019-06-28 2021-01-15 中电海康集团有限公司 测试结构和测试方法
CN112767989A (zh) * 2021-01-06 2021-05-07 波平方科技(杭州)有限公司 新型存储器测试结构
CN114267405A (zh) * 2020-09-16 2022-04-01 长鑫存储技术有限公司 电流测试电路、装置、方法及存储介质

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299575A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
US6594606B2 (en) * 2001-05-09 2003-07-15 Clare Micronix Integrated Systems, Inc. Matrix element voltage sensing for precharge
US7079131B2 (en) * 2001-05-09 2006-07-18 Clare Micronix Integrated Systems, Inc. Apparatus for periodic element voltage sensing to control precharge
US7079130B2 (en) * 2001-05-09 2006-07-18 Clare Micronix Integrated Systems, Inc. Method for periodic element voltage sensing to control precharge
DE10133689C2 (de) * 2001-07-11 2003-12-18 Infineon Technologies Ag Testverfahren und Testvorrichtung für elektronische Speicher
US6574130B2 (en) 2001-07-25 2003-06-03 Nantero, Inc. Hybrid circuit having nanotube electromechanical memory
US7036068B2 (en) 2001-07-25 2006-04-25 Hewlett-Packard Development Company, L.P. Error correction coding and decoding in a solid-state storage device
US20030023922A1 (en) * 2001-07-25 2003-01-30 Davis James A. Fault tolerant magnetoresistive solid-state storage device
US6981196B2 (en) 2001-07-25 2005-12-27 Hewlett-Packard Development Company, L.P. Data storage method for use in a magnetoresistive solid-state storage device
US20030169241A1 (en) * 2001-10-19 2003-09-11 Lechevalier Robert E. Method and system for ramp control of precharge voltage
WO2003034384A2 (en) * 2001-10-19 2003-04-24 Clare Micronix Integrated Systems, Inc. Method and system for precharging oled/pled displays with a precharge latency
AU2002362878A1 (en) * 2001-10-19 2003-04-28 Clare Micronix Integrated Systems, Inc. Precharge circuit and method for passive matrix oled display
JP4073690B2 (ja) 2001-11-14 2008-04-09 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4698715B2 (ja) * 2002-02-04 2011-06-08 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP2005521861A (ja) * 2002-02-14 2005-07-21 シーメンス　アクチエンゲゼルシヤフト センサ素子並びにセンサ装置への給電リード部の電気抵抗の測定方法並びにセンサ装置
US6801471B2 (en) * 2002-02-19 2004-10-05 Infineon Technologies Ag Fuse concept and method of operation
US6973604B2 (en) 2002-03-08 2005-12-06 Hewlett-Packard Development Company, L.P. Allocation of sparing resources in a magnetoresistive solid-state storage device
US7058849B2 (en) * 2002-07-02 2006-06-06 Micron Technology, Inc. Use of non-volatile memory to perform rollback function
JP2004055001A (ja) 2002-07-18 2004-02-19 Renesas Technology Corp 記憶装置
US6954392B2 (en) 2003-03-28 2005-10-11 Micron Technology, Inc. Method for reducing power consumption when sensing a resistive memory
US6870784B2 (en) * 2003-05-28 2005-03-22 Micron Technology, Inc. Integrated charge sensing scheme for resistive memories
US7042783B2 (en) * 2003-06-18 2006-05-09 Hewlett-Packard Development Company, L.P. Magnetic memory
JP3866701B2 (ja) * 2003-08-25 2007-01-10 株式会社東芝 磁気ランダムアクセスメモリ及びそのテスト方法
US7031866B1 (en) * 2003-11-05 2006-04-18 Virage Logic Corp. System and method for testing a memory
US7472330B2 (en) * 2003-11-26 2008-12-30 Samsung Electronics Co., Ltd. Magnetic memory which compares compressed fault maps
US6999366B2 (en) * 2003-12-03 2006-02-14 Hewlett-Packard Development Company, Lp. Magnetic memory including a sense result category between logic states
US7370260B2 (en) * 2003-12-16 2008-05-06 Freescale Semiconductor, Inc. MRAM having error correction code circuitry and method therefor
US7085183B2 (en) * 2004-07-13 2006-08-01 Headway Technologies, Inc. Adaptive algorithm for MRAM manufacturing
US7360112B2 (en) * 2005-02-07 2008-04-15 International Business Machines Corporation Detection and recovery of dropped writes in storage devices
GB0507912D0 (en) * 2005-04-20 2005-05-25 Ibm Disk drive and method for protecting data writes in a disk drive
US8281221B2 (en) * 2005-10-18 2012-10-02 Nec Corporation Operation method of MRAM including correcting data for single-bit error and multi-bit error
US7562273B2 (en) * 2006-06-02 2009-07-14 International Business Machines Corporation Register file cell with soft error detection and circuits and methods using the cell
US7872645B2 (en) * 2006-12-28 2011-01-18 Aptina Imaging Corporation On-chip test system and method for active pixel sensor arrays
WO2008133087A1 (ja) * 2007-04-17 2008-11-06 Nec Corporation 半導体記憶装置及びその動作方法
US7778070B2 (en) * 2007-06-29 2010-08-17 Qimonda Ag Memory with dynamic redundancy configuration
US7898885B2 (en) * 2007-07-19 2011-03-01 Micron Technology, Inc. Analog sensing of memory cells in a solid state memory device
US20090103350A1 (en) * 2007-10-18 2009-04-23 Michael Kund Method of Testing an Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Integrated Circuit
US7609579B2 (en) * 2007-11-21 2009-10-27 Etron Technology Inc. Memory module with failed memory cell repair function and method thereof
US7639527B2 (en) * 2008-01-07 2009-12-29 Macronix International Co., Ltd. Phase change memory dynamic resistance test and manufacturing methods
CN102066226B (zh) 2008-07-23 2013-10-30 三菱电机株式会社 电梯的号机配置信息编辑系统、目的地信息输入装置、显示装置以及编辑操作装置
JP2010064865A (ja) * 2008-09-11 2010-03-25 Toshiba Elevator Co Ltd エレベータ
WO2010125941A1 (ja) * 2009-04-28 2010-11-04 日本電気株式会社 磁気抵抗記憶装置のスクリーニング方法
JP5727948B2 (ja) * 2012-01-16 2015-06-03 株式会社東芝 半導体記憶装置
US9069719B2 (en) 2012-02-11 2015-06-30 Samsung Electronics Co., Ltd. Method and system for providing a smart memory architecture
US9679664B2 (en) 2012-02-11 2017-06-13 Samsung Electronics Co., Ltd. Method and system for providing a smart memory architecture
US8929167B2 (en) 2013-01-31 2015-01-06 Qualcomm Incorporated MRAM self-repair with BIST logic
US9875810B2 (en) 2013-07-24 2018-01-23 Microsoft Technology Licensing, Llc Self-identifying memory errors
US9348697B2 (en) * 2013-09-10 2016-05-24 Kabushiki Kaisha Toshiba Magnetic random access memory
US9455014B1 (en) 2015-03-19 2016-09-27 Qualcomm Incorporated Adjusting resistive memory write driver strength based on write error rate (WER) to improve WER yield, and related methods and systems
WO2018005187A1 (en) * 2016-07-01 2018-01-04 Nantero, Inc. Methods for error correction with resistive change element arrays
US10261861B2 (en) 2016-07-01 2019-04-16 Nantero, Inc. Methods for error correction with resistive change element arrays
WO2019212488A1 (en) 2018-04-30 2019-11-07 Hewlett Packard Enterprise Development Lp Acceleration of model/weight programming in memristor crossbar arrays
US11862271B2 (en) * 2018-12-17 2024-01-02 Arm Limited Memory testing techniques
CN112259153B (zh) * 2019-07-22 2022-06-24 中电海康集团有限公司 Mram阵列的测试电路
CN112259151B (zh) * 2019-07-22 2022-06-24 中电海康集团有限公司 Mram阵列的测试电路
KR20210109085A (ko) 2020-02-26 2021-09-06 삼성전자주식회사 메모리 장치에 대한 테스트 방법, 메모리 장치를 테스트하는 테스트 장치의 동작 방법, 및 셀프-테스트 기능을 구비한 메모리 장치
US11482295B2 (en) * 2020-09-25 2022-10-25 Infinitum Solutions, Inc. Testing magnetoresistive random access memory for low likelihood failure

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2061674A1 (de) 1969-12-30 1971-07-01 Honeywell Inf Systems Prufschaitung zum Überprüfen von elektronischen Speichern
US3655959A (en) 1970-08-17 1972-04-11 Computer Test Corp Magnetic memory element testing system and method
US4236231A (en) * 1979-10-09 1980-11-25 Harris Corporation Programmable threshold switchable resistive memory cell array
JPS57191900A (en) 1981-05-22 1982-11-25 Hitachi Ltd Method for junction destructive prom test
US4718042A (en) 1985-12-23 1988-01-05 Ncr Corporation Non-destructive method and circuit to determine the programmability of a one time programmable device
JP2558904B2 (ja) * 1990-01-19 1996-11-27 株式会社東芝 半導体集積回路
US5117426A (en) * 1990-03-26 1992-05-26 Texas Instruments Incorporated Circuit, device, and method to detect voltage leakage
US5233614A (en) * 1991-01-07 1993-08-03 International Business Machines Corporation Fault mapping apparatus for memory
US5420819A (en) * 1992-09-24 1995-05-30 Nonvolatile Electronics, Incorporated Method for sensing data in a magnetoresistive memory using large fractions of memory cell films for data storage
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5952833A (en) 1997-03-07 1999-09-14 Micron Technology, Inc. Programmable voltage divider and method for testing the impedance of a programmable element
US6259644B1 (en) * 1997-11-20 2001-07-10 Hewlett-Packard Co Equipotential sense methods for resistive cross point memory cell arrays
US5930164A (en) 1998-02-26 1999-07-27 Motorola, Inc. Magnetic memory unit having four states and operating method thereof
US6115763A (en) * 1998-03-05 2000-09-05 International Business Machines Corporation Multi-core chip providing external core access with regular operation function interface and predetermined service operation services interface comprising core interface units and masters interface unit
US6097625A (en) * 1998-07-16 2000-08-01 International Business Machines Corporation Magnetic random access memory (MRAM) array with magnetic tunnel junction (MTJ) cells and remote diodes

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101004954B (zh) * 2006-01-12 2010-05-19 国际商业机器公司 用于提高存储电路成品率的方法和设备
CN102420015B (zh) * 2010-09-28 2015-01-28 旺宏电子股份有限公司 用于一记忆体阵列中制造缺陷的检测的方法及测试装置
CN102420015A (zh) * 2010-09-28 2012-04-18 旺宏电子股份有限公司 用于一记忆体阵列中制造缺陷的检测的方法及测试装置
CN103165581B (zh) * 2011-12-16 2016-06-01 台湾积体电路制造股份有限公司 测试结构、其制造方法、测试方法、以及mram阵列
CN103165581A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 测试结构、其制造方法、测试方法、以及mram阵列
CN102818985B (zh) * 2012-09-10 2014-09-24 中国航空工业集团公司第六三一研究所 多路地/开离散量输入信号的bit测试电路
CN102818985A (zh) * 2012-09-10 2012-12-12 中国航空工业集团公司第六三一研究所 多路地/开离散量输入信号的bit测试电路
CN110082672A (zh) * 2018-01-25 2019-08-02 大唐移动通信设备有限公司 一种芯片内逻辑模型的测试方法及装置
WO2020108359A1 (zh) * 2018-11-27 2020-06-04 浙江驰拓科技有限公司 用于阻性存储单元的测试结构及耐久性测试方法
CN112230112A (zh) * 2019-06-28 2021-01-15 中电海康集团有限公司 测试结构和测试方法
CN114267405A (zh) * 2020-09-16 2022-04-01 长鑫存储技术有限公司 电流测试电路、装置、方法及存储介质
CN114267405B (zh) * 2020-09-16 2023-08-22 长鑫存储技术有限公司 电流测试电路、装置、方法及存储介质
CN112767989A (zh) * 2021-01-06 2021-05-07 波平方科技(杭州)有限公司 新型存储器测试结构

Also Published As

Publication number Publication date
CN1252724C (zh) 2006-04-19
HK1041361A1 (zh) 2002-07-05
US6584589B1 (en) 2003-06-24
JP2001273799A (ja) 2001-10-05
EP1132924A2 (en) 2001-09-12
JP4169484B2 (ja) 2008-10-22
EP1132924A3 (en) 2002-12-04

Similar Documents

Publication Publication Date Title
CN1252724C (zh) 磁－电阻性存储器阵列的自测试系统
CN1326147C (zh) 一种非易失性存储器、微控制器及使用它们的方法
KR950008676B1 (ko) 반도체 메모리 장치 및 그의 결함 구제 방법
US6819596B2 (en) Semiconductor memory device with test mode
CN100483557C (zh) 处理半导体管芯的方法
CN101377960B (zh) 检测存储器元件中字线漏电的装置及方法
US20060064618A1 (en) Method and apparatus of build-in self-diagnosis and repair in a memory with syndrome identification
JP4038228B2 (ja) デバイス識別方法、および、デバイス製造方法
US20070061637A1 (en) Process for conducting high-speed bitmapping of memory cells during production
US20060227634A1 (en) Method for determining and classifying SRAM bit fail modes suitable for production test implementation and real time feedback
CN102479554B (zh) 修复分析装置和方法
CN100501876C (zh) 存储器及用于在存储器中软故障检测的方法
US5757816A (en) IDDQ testing of integrated circuits
US5923601A (en) Memory array sense amplifier test and characterization
JPH10188597A (ja) メモリ試験装置
CN1229994A (zh) 半导体存储器件
CN1684201A (zh) 半导体存储器的测试方法
TWI795051B (zh) 用於物理不可複製功能品質檢查的內建自我測試電路以及內建自我測試方法
US20050117420A1 (en) Memory test circuit and test system
CN101609710B (zh) 感测放大器电路及其数据感测方法
JPS62250599A (ja) 半導体メモリ装置
JP4813440B2 (ja) 電子デバイス及び解析方法
Richmond Successful implementation of structured testing
CN100514499C (zh) 一种flash内部单元测试方法
JP2004530243A (ja) メモリセルの構造試験

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SAMSUNG ELECTRONICS CO., LTD

Free format text: FORMER OWNER: HEWLETT-PACKARD DEVELOPMENT COMPANY

Effective date: 20071228

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20071228

Address after: Gyeonggi Do, South Korea

Patentee after: Samsung Electronics Co., Ltd.

Address before: California, USA

Patentee before: Hewlett-Packard Co.

REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1041361

Country of ref document: HK

CX01 Expiry of patent term

Granted publication date: 20060419

CX01 Expiry of patent term