CN100483557C - 处理半导体管芯的方法 - Google Patents

Abstract

本发明的优选的示例实施方案涉及存储器测试过程，其中在芯片上提供电路，以允许存储的数据和期望的数据片上比较。该片上比较允许测试器以并行的方式传送期望的数据给多个芯片。在优选的实施方案中，在片上寄存器中一次存储与失败存储单元相应的至多一个地址——仅有一个列地址——，其中每一个较早的失败地址被从寄存器中清除，以有利于后续的失败地址。另一个位——“失败标记”——被存储在寄存器中以表明失败已发生。如果在芯片上存在失败标记，该芯片以将列地址电关联到冗余存储单元，而不是原始的存储单元上的方式被修复。随后，芯片的寄存器可以被清空并且测试得以继续。优选的是寄存器和相关的逻辑电路被配置用于避免存储已经关联到冗余存储单元的地址，即使该冗余单元已经失败。

Description

处理半导体管芯的方法

技术领域

本发明一般涉及计算机存储器领域，并且特别涉及存储器的测试和修复。

背景技术

存储装置常常使用半导体制造工艺来进行生产。在本申请中，术语“半导体”将被理解为表示任何一种的半导体材料，包括但不限于块状的半导电的材料(单独的或者在包括其上的其他材料的集合中)，以及半导电的材料层(单独的或者在包括其他材料的集合中)。另外，应当理解，半导体装置可以包含导电的和绝缘的材料以及一种半导电的材料。半导体加工的结果可能是包括存储电路的管芯，并且所期望的是在构造包括该管芯的存储装置的过程中的一些点上来测试该电路。例如，测试可能发生在该管芯作为半导体晶片的一部分的时候、晶片切割(singulation)之后、管芯封装期间，或者一旦存储装置(芯片)完成时。

一种传统的测试这样一个芯片的方法是使外部测试装置向芯片的每一个存储单元内写数据，然后从每一个存储单元中读取数据，并且对输入和输出进行比较。这样的一个比较可以显示没有正确地存储数据的单元。这些有缺陷的单元相应的地址可以被外部测试装置存储，并且该存储的数据可以用于修复该芯片。为了实现这样的修复，在芯片上提供冗余的单元，随之还有至少一组熔丝或反熔丝，它控制对冗余单元的存取。假定该组包括反熔丝，修复电路接收每一个与有缺陷单元相应的地址，并且基于该地址，烧断至少一个反熔丝，从而隔离有缺陷的单元，并且使该地址与冗余单元相关联。

然而，这个错误检测和修复的方案存在问题。一个这样的问题是同时可被检测的芯片的数量。典型的测试装置是AMBYX机器，它可以容纳256个芯片。但是，由于成本的原因，AMBYX仅有64个终端(称为“DQ”)用于从芯片读取和写入芯片。因此，芯片必须共享这些DQ的资源。假定每一个芯片只有4个它自己的DQ(在这样的情况下，即芯片可能被认为是“x4”部分)，则AMBYX同时仅能够存取16个芯片。因此，这样的一种典型的测试过程将包括向16个芯片的单元中写入数据；从所有16个芯片的单元中读取数据；比较写入的数据和读出的数据；并且，对于其中写入的数据和读出的数据不匹配的单元，存储那些失败单元的地址。这些步骤必须被执行15次以上以便于测试AMBYX上的所有的256个芯片。另外，一旦被修复，这些芯片常常在第二测试周期中被再次测试以确定修复是否成功，因此需要甚至更多的时间，特别的是如果为了修复必须从AMBYX上移出芯片，然后为了再次测试又放置回AMBYX上的情况。更甚的是，经常执行不止一种的测试类型。因此，要求在技术上去缩短测试的时间。

发明内容

因此，本发明的示例实施方案提供测试和修复芯片的方法和电路。在一个示例的实施方案中，存储在芯片的存储器上的数据被读取从而它从存储器阵列中读取。但是，不是传送数据给一个外部测试装置，而是芯片的输出电路是三态的，外部测试装置把期望被存储的数据传送给芯片，并且在芯片上进行存储的数据和期望的数据之间的比较。

在另一个实施方案中，上面所期望的或者其他的测试结果被存储在芯片上。在一个优选的实施方案中，至多一个失败的地址连同指示失败被发现的一位被存储。在一个更为优选的实施方案中，存储的地址是测试产生的最后一个失败的地址；并且仅有列地址被存储，而不是列和行的地址两者均被存储。在另一个实施方案中，失败部分的寄存器在测试过后被清空，进一步测试开始。如果这样的测试显示了已经与冗余单元关联的失败地址，则该地址不被存储，即使已经存储了指示失败被发现的一位。

在再一个实施方案中，执行芯片修复，其中，假定一有缺陷的存储单元，包括该有缺陷单元的存储单元的整个一组被一组冗余的单元代替。在该类型的一个优选的实施方案中，冗余存储单元的一整列替换包含有缺陷单元的一列存储单元。在一个更优选的实施方案中，有缺陷存储单元的地址被存储在片上寄存器中。在一个更为优选的实施方案中，仅有一列——该列包括最后记录的失败存储单元——作为一个测试周期的结果被替换。

在本发明范围之内的这些和其他的实施方案同时包括在设备和方法的范围之内；并且仍有其他的实施方案包含以上列出的实施方案的组合。

附图说明

图1描述了一种用于多个芯片的现有技术的测试装置。

图2是在本领域内已知的一种测试方法与在本发明范围之内的一种示例方法的对比表。

图3图示了在本发明的范围之内的一种示例设备实施方案的电路。

图4是在本领域内已知的第二种测试方法与在本发明范围之内的第二种示例方法的对比表。

图5是在现有技术中已知的第三种测试方法与在本发明范围之内的第三种示例方法的对比表。

图6描述了在本发明范围之内的另一个示例设备实施方案。

具体实施方式

在错误检测方面，本发明的示例实施方案由于提出了一种可替代在背景技术中提到的方案的一种测试方案而缩短了测试时间。首先，提出一种在现有技术中实施的一简化的测试方法。图1表示了仅有4个DQ 902的简化的测试器900的一部分。虽然测试器900可以能够物理地容纳16个芯片(A—P)时，它的电路被设计成同时对至多四个芯片发送和接收信号。可以理解，测试器900也拥有导线(未示出)，它传送地址和命令信息给芯片，并且这些线也在数量上受限，并因此可以一次对至多四个芯片发送和接收信号。其中测试器可以以这样的一种方式通信的区域在本说明书中被标识为“区”。测试器900有4个区904、906、908和910。更进一步，为了解释的目的，假定A—P部分是“x1”部分(每一个仅有一个DQ)以及仅有四个存储器地址。

现有技术中对于使用测试器900的一个典型测试的命令在图2中图表的左手栏中被描述。在第一时钟周期内，相同的位被写入与在芯片A—D的每一个中的第一地址相应的单元中。因为相同的位被写入，对于芯片A—D，写的步骤可以并行地发生。可以执行类似的并行写的步骤以写入芯片A—D的第二、第三，和第四个地址中。因此，写入所有四个芯片的每一个地址需要4个时钟周期。但是，为了与期望的数据在芯片外的比较目的，从芯片A—D中的读取可能不被并行执行，因为由于该测试所寻求暴露的芯片失败，芯片可能不输出同样的数据。结果，测试器必须从每一个芯片的每一个地址中连续地读取。图2左侧部分简要地说明了从芯片A的所有四个地址中读取需要四个时钟周期(5—8)。事实上，需要四个时钟周期从每个芯片的所有地址中读取，导致了需要总共二十个时钟周期去测试在测试器900的这一个区904中的四个芯片20。剩余的区906、908、910中的每一个继而需要额外的20个时钟周期。这样，在这个例子中，测试时间占去了80个时钟周期，并且这样的量仅仅是为了一个测试。通常在芯片上执行几个测试，而每个测试需要80个时钟周期。另外，在第一次测试失败的芯片经常在修复后重复该测试，因而需要更多的测试时间。现在可以理解所需测试时间可以成倍增加的程度。

本发明的至少一个示例实施方案影响执行这样的一个测试所需的时间。这样的一个实施方案在图3中描述，它图示了作为一测试器的芯片10和DQ 12的一部分的半导体管芯。芯片10包括一存储器阵列14；一地址锁存器15，它被配置用于传送存储器地址(并且可能更进一步包括一单独的行地址锁存器和列地址锁存器)；一反熔丝组40，基于它的编程状态，可以将在存储器阵列中的一个单元的信号转移给冗余存储单元42之一；以及输出电路16。输出电路16连接到存储器阵列14和DQ 12上。输出电路16包含四个晶体管18、20、22和24。P沟道晶体管18和n沟道晶体管20的栅极彼此相连并且被连接到存储器阵列14上。它们的漏极也彼此相连，并且被连接至DQ 12上。N沟道晶体管22耦合接地以及被耦合到晶体管20上，并且由信号ENABLE驱动。一互补信号ENABLE^*驱动晶体管24，该晶体管被耦合到电压源Vcc上以及耦合到晶体管18上。

在一个标准的读取操作中，ENABLE信号代表一个接通晶体管22的高电压信号。因而，ENABLE^*信号代表一个接通晶体管24的低电压信号。来自存储器阵列14中的至少一个单元(被在地址锁存器15中的地址指定的)的一个数据值被传送给晶体管18和20的栅极，并且一个反相的信号从它们的漏极输出给DQ 12。但是，在本发明一个示例实施方案下的一测试模式中，ENABLE处于低电压。因此，晶体管22关闭(将输出电路16与地隔离)，ENABLE^*处于高电压，并且晶体管24关闭(将输出电路16与Vcc隔离)。在这种模式中输出电路16的状态已知为“三态”。然而，来自存储单元14的数据值被传送给一个片上的比较电路26，在所述示例中该电路是“异或非”门28，它既接收来自存储器阵列14的数据，又接收从测试器的DQ 12中传送出的数据(优选的，但并不要求的是来自于DQ 12中的信号首先通过一输入缓冲器30)。尽管输出电路16已经是三态，并且数据正通过DQ 12传送给芯片10，假设存储在芯片10上的数据正在被存取，则芯片10被认为是在“读”的模式中。基于“异或非”运算的真值表，仅当两个输入均未能匹配时，“异或非”门28将输出一个低电压信号，从而说明与存储器地址相应的单元中的缺陷。来自“异或非”门的低电压输出促使寄存器32存储由地址锁存器15传送的存储器地址。另外，为了如下文所讨论的更进一步的测试，这也是更为优选的(即使不要求)，即寄存器32也存储指示错误是否被发现的一位。为了说明本发明的其他示例实施方案，这一位将称为“失败标记”。

图2的右边一栏图解了使用如上面描述的电路，以比在现有技术中更少的步骤，测试在图1的测试器900的芯片A—P的示例方法。在现有技术中，一个特定位可以以并行的方式被写入在区中每一个芯片。这样，对芯片A—D的第一地址的写入可以在相同的时钟周期中被执行，写入第二、第三和第四地址也可以这样执行。虽然如现有技术那样，写入芯片A—D占用同样数量的时钟周期，但是在该示例测试方法中的节省出现在当芯片进入其“读”的模式的时候。

与现有技术测试不同的是，测试器的DQ 902不需要连续地从芯片A—D传送可能不一致的数据。这是因为对芯片存储数据的分析发生在每一个芯片中。这样，测试器的DQ 902这时可能被用于将期望存储在那些芯片上的第一地址中的数据传送给芯片A—D。因为写入第一地址的数据对于芯片A—D是相同的，期望的数据也是相同的，并且期望的数据可能因此由测试器以并行方式传送。因此，仅有一个时钟周期被用于测试在芯片A—D中的第一地址。期望数据和从芯片A—D的任一个的第一地址中读取的数据的不匹配暗示了有缺陷的存储单元。因此，相关芯片的第一地址将被存储在它的寄存器32中，随之存入的还有数据——比如失败标记——说明至少一个错误已经在该芯片上被发现。

随后，芯片A—D的第二地址在下一个时钟周期被读取，并且与期望数据进行比较，然后对于第三和第四地址也是如此，并因此在适当的寄存器32中存储的失败地址。因此，该示例测试方法占用八个时钟周期完成，而在现有技术中是占用二十个时钟周期来完成。甚至在加入优选的步骤以后，即对于可以由片上的比较产生的失败标记连续读取的步骤，与现有技术方法比较，仍能实现时钟周期的节省。更为优选的是在图3中的电路以及图2中的流程用表示等待时间为1或2的芯片来实现，其中等待时间表示“读”命令到达与将被读取的数据的可用性之间的时钟周期数的延迟。

另外，应当记住，这是一个相对简单的例子，即，每一个芯片仅有四个地址而测试器900一次仅能够测试四个芯片。如在背景技术部分讨论的那样，测试每个拥有上百万地址的芯片是很常见的，并且一次测试十六个这样的芯片是很常见的。上面公开的典型方法实施方案中提供的节省，随着测试方案增加的复杂性而变得更多。

例如，假定芯片A—P拥有五个地址而不是四个地址，图4中的表格表示区904的现有技术的测试将需要五个额外的时钟周期：一个时钟周期用于向芯片A—D的第五地址中的并行写入命令；以及四个时钟周期，每一个被需要从每个芯片A—D的第五地址中读取。相反，该示例方法可以仅使用两个额外的时钟周期：一个时钟周期用于并行的写入命令，以及一个时钟周期用于并行的读取命令。

另一个在图5的表格中图解的示例假定五个芯片(每一个有四个地址)而不是四个芯片可以被并行的测试。现有技术的方法将需要另外的四个时钟周期去从额外部分的四个地址中读取，而示例方法将仅仅需要一个额外的时钟周期从额外部分中读取失败标记；从芯片E的所有地址中读取不需要额外的时钟周期，因为它可以在与从其他芯片中读取的相同时钟周期中被执行。

因此，现在可以理解，在每个区的芯片中的增加，区的数量、测试的数量，或者每个芯片位的数量的增加，导致了在使用本发明的典型实施方案的测试期间成倍数量的时钟周期节省。这样的节省可以导致更短的测试时间，或者允许更多的时间用于其他的测试。事实上，使用本发明的示例实施方案，由发明者指导的测试证明了在测试时间上减少了45％。

将要存储在寄存器32中的失败地址的优选数量可以基于平衡这样的关系，即制造尽可能小的芯片与增加能够记录在一个测试周期之后所有对应于缺陷单元的地址的可能性。片上测试电路的数量越大(包括能够存储许多失败地址的大型寄存器和支持逻辑电路)，确保这种能力的可能性就越高。但是，代价就是为此可能需要大量的管芯的空间。相反的，更少量的片上测试电路(包括能够存储少量失败地址的寄存器和更少的支持逻辑电路)，允许更少的管芯的空间，以能够记录在一个测试周期之后所有失败地址的某些能力为代价。这样的一种平衡已经涉及到近期由Micron技术有限公司制造的同步动态随机存取存储器(SDRAM)配件，包括配件型号MT48LC32M4A2(一8兆×4×4组部分)，MT48LC16M8A2(一4兆×8×4组部分)，MT48LC8M16A2(一2兆×16×4组部分)，和MT48LC4M32B2(一1兆×32×4组部分)。这些配件结合了很多本发明示例实施方案。测试期间，在这些配件中发现的失败单元的分析揭示了90％的失败芯片可以通过用一冗余列来替换包括至少一个有缺陷单元的仅一列的方式而被完全的修复。因此，这些配件具有同时仅存储一个单一失败地址的寄存器(最优选的是加入失败标记)，并且该地址仅是列地址，而无需行地址。从而，芯片上提供了一个相对小的失败地址寄存器和相关的逻辑电路。更进一步，优选的是寄存器存储最新的失败地址，清除任何可能已经被存储的前面的地址。

在测试之后，包含有缺陷单元的芯片可以被修复。这样的芯片将由于在有关芯片的寄存器32中的失败标记值的存在而被识别。没有失败标记的芯片可以绕过这些修复处理，因而允许修复装置的有限资源提供给需要修复的芯片。

一旦芯片被修复，它们可以经历重复先前的测试。或者，它们以及通过先前测试的芯片可以进行一个不同的测试。这样，地址和失败标记值将在测试继续之前从修复的芯片的寄存器32中清除，并且测试流程如上描述的那样进行。更进一步的测试可能暴露一个关于地址的缺陷，其中，作为先前修复的结果，单元的原始关联列已经被隔离，有利于冗余的列。在本发明的一些示例的实施方案中，不希望包括设计为第二个列而将一个冗余的列隔离的电路。这样，虽然不在本发明的每一个实施方案中所要求，优选的是在某一个示例实施方案中，如果失败地址已经被关联到冗余单元，则避免在寄存器32中存储该失败地址。在反熔丝组40中的反熔丝的状态可以被用于确定情况是不是这样。然而，如果这样的错误发生了，则希望以在寄存器32中存储失败标记的方式记录失败的存在。这样，如果在测试的末尾，寄存器32存储一个没有地址的失败标记，它说明一个冗余单元失败，并且该芯片可能因而被处理。

本发明的示例实施方案通常使用存储器来适应系统，其中该存储器可以包括非易失性的、静态或者动态存储器，以及其中该存储器可以为一个分离的装置，具有逻辑嵌入在芯片中，或者与其他部件组合形成芯片上的系统。例如，图6图示了一计算机系统32，其中一微处理器34传送地址、数据和控制信号给一包含存储器的装置36，比如一个包括但不限于那些如上所述的装置。一系统时钟电路38提供时序信号给微处理器34。

本领域技术人员可以理解，虽然为了说明已经在上面描述了本发明的具体实施方案，但是可以进行各种修改，而不脱离本发明的精神和范围。例如，上面描述的错误检测方法可能发生在管芯切割的任何阶段，包括但不限于其中芯片的管芯是晶片的一部分的状态，与至少一个其他的管芯整合但是从晶片分离，或者与所有其他管芯完全切割开。更进一步，错误检测方法可能发生在封装的各个阶段，范围从一个裸露的管芯到完全封装好的芯片，虽然优选的是用一个完全封装好的芯片执行本发明的测试方法。错误检测方法可以发生在任何能够基于它的切割或封装的状态处理芯片的装置上，包括AMBYX和TERADYNE装置。错误检测方法可以发生在测试、探测或者老化(包括冷老化)处理的过程中。关于在存储一个单一的有缺陷地址的至少一些示例实施方案中的作用，不需要在本发明的全部示例实施方案下来存储最后的失败地址。更合适的是，本发明包括在它的范围内的实施方案，其中存储并仅存储第一失败地址(如果有的话)。另外，至少一些本发明的错误检测方法可能用于压缩或未压缩数据传输测试模式。从而，除了在权利要求中所陈述的情况，发明并不限于此。

Claims (41)

1.一种处理具有包括主存储单元和冗余存储单元的存储单元的半导体管芯的方法，所述方法包括：

检验所述半导体管芯的至少一个有缺陷的存储单元；

在所述管芯上的寄存器中一次存储至多一个地址，其中所述地址对应于所述检验动作期间识别的有缺陷的主存储单元的列地址；并且

将所有具有与存储在所述寄存器中的一个列地址匹配的列地址的主存储单元替换为冗余存储单元。

2.如权利要求1所述的方法，进一步包括使用外部测试器测试至少一个半导体芯片，所述测试包括：

从所述至少一个半导体芯片上的存储器阵列中读取存储的位；

防止所述存储的位从所述至少一个半导体芯片输出；

允许所述至少一个半导体芯片从所述测试器接收期望的位；并且

比较所述存储的位和所述期望的位。

3.如权利要求2所述的方法，其中

所述读的动作包括从相应的多个半导体芯片中读取多个存储的位；

所述防止的动作包括防止所述多个存储的位从所述多个半导体芯片输出；以及

所述允许的动作包括允许所述多个半导体芯片同时从所述测试器接收期望的位。

4.如权利要求3所述的方法，进一步包括保存与片上的寄存器中所述存储的位相应的地址，以响应所述存储的位没有与所述期望的位匹配。

5.如权利要求4所述的方法，其中所述比较的动作进一步包括比较所述存储的位与所述期望的位，并且其中所述存储的位与所述期望的位匹配的失败导致：

将一与所述地址关联的存储单元替换为一冗余存储单元，并且

将至少一个其他的有一邻近地址的存储单元替换为至少一个其他的冗余存储单元。

6.如权利要求5所述的方法，其中所述比较所述存储的位与所述期望的位的动作包括，在所述至少一个半导体芯片上比较所述存储的位与所述期望的位。

7.如权利要求6所述的方法，其中所述防止所述存储的位从所述至少一个半导体芯片输出的步骤包括，使所述至少一个半导体芯片的输出电路具有三态。

8.如权利要求7所述的方法，其中所述使所述至少一个半导体芯片的输出电路具有三态的动作包括，将所述输出电路与通常恒定的正电压源隔离以及与地隔离。

9.如权利要求8所述的方法，进一步包括：

在所述从存储器阵列中读取存储的位的动作之前，将来自所述测试器的测试位写入所述多个半导体芯片中；并且

在所述多个半导体芯片上将所述测试位保存为所述存储的位。

10.如权利要求9所述的方法，进一步包括，在所述替换存储单元的动作之后，将来自于所述测试器的所述测试位重写到所述多个半导体芯片中。

11.如权利要求1的方法，进一步包括处理在半导体管芯上的失败存储单元，所述处理包括：

在所述寄存器中存储第一存储器地址，其中所述第一存储器地址对应于第一失败存储单元。

12.如权利要求11所述的方法，进一步包括，在所述寄存器中存储第二存储器地址以替代所述第一存储器地址，以响应第二失败存储单元的检测，其中所述第二存储器地址对应于所述第二失败存储单元。

13.如权利要求12所述的方法，其中所述存储第一存储器地址的动作包括：

存储所述第一失败存储单元的第一列地址；并且

拒绝存储所述第一失败存储单元的第一行地址。

14.如权利要求13所述的方法，其中所述提供寄存器的动作包括提供寄存器，该寄存器配置用于存储：

指示至少一个失败存储单元的存在的数据；以及

至多一个存储器地址。

15.如权利要求14所述的方法，其中提供寄存器的动作包括提供寄存器，该寄存器配置用于存储单个位，该单个位指示至少一个失败存储单元的存在。

16.如权利要求15所述的方法，进一步包括将有关存储在所述寄存器中的列地址的信号从存储单元的第一列重新路由到存储单元的冗余列上。

17.如权利要求16所述的方法，进一步包括在所述重新路由的动作之后，测试所述半导体管芯。

18.如权利要求17所述的方法，进一步包括在所述重新路由的动作之前测试所述半导体管芯，其中所述的在所述重新路由的动作之前测试所述半导体管芯的动作被配置为识别所述第一失败存储单元。

19.如权利要求1的方法，进一步包括修复在半导体芯片上的存储器区，所述修复包括：

将至少一个有缺陷的存储单元替换为至少一个冗余存储单元；并且

将至少一个没有缺陷的存储单元替换为至少一个附加的冗余存储单元，其中所述至少一个没有缺陷的存储单元与所述至少一个有缺陷的存储单元相关；

其中所述替换至少一个有缺陷的存储单元和替换至少一个没有缺陷的存储单元的动作使用被指定为修复在所述半导体芯片上的所述存储器区的所有冗余存储单元。

20.如权利要求19所述的方法，其中所述替换至少一个没有缺陷的存储单元的动作包括，将共享公用导线的至少一个没有缺陷的存储单元替换为所述至少一个有缺陷的存储单元。

21.如权利要求20所述的方法，其中所述替换至少一个没有缺陷的存储单元的动作包括将共享公用列地址的至少一个没有缺陷的存储单元替换为所述至少一个有缺陷的存储单元。

22.如权利要求21所述的方法，进一步包括提供存在有缺陷存储单元的指示，其中所述提供指示的动作包括，在所述半导体芯片上的寄存器中存储特定的值。

23.如权利要求22所述的方法，其中所述寄存器被配置为存储所述公用列地址；并且其中所述公用列地址和所述值填充所述寄存器。

24.如权利要求23所述的方法，其中所述存储特定的值的动作是响应包括从所述存储器区中读取的数据和从外部测试装置中传送的期望数据的片上比较的测试，其中从所述存储器区中读取的所述数据和所述期望的数据不匹配。

25.如权利要求1的方法，进一步包括辅助测试存储器芯片，所述辅助测试包括：

确定所述存储器芯片是否已被修复；

响应所述存储器芯片已经被修复，执行第一测试；并且

响应所述存储器芯片尚未被修复，放弃所述第一测试。

26.如权利要求25所述的方法，进一步包括在所述存储器芯片上执行第二测试，其中所述第二测试的失败导致修复所述存储器芯片上的地址，以响应所述先前没有被修复的所述地址。

27.如权利要求26所述的方法，其中所述过程进一步包括：在所述存储器芯片上执行所述第一测试；

修复所述存储器芯片以响应所述第一测试的失败；以及

至少临时抑制修复所述存储器芯片，以响应通过所述第一测试。

28.如权利要求27所述的方法，进一步包括：

在所述第一测试期间，在所述寄存器中存储由所述第一测试产生的所有失败地址；

在所述寄存器中存储所述由失败地址的存在而产生的失败标记；并且

在所述第一测试结束时，在所述寄存器中仅存储由所述第一测试产生的所有失败地址中的最新的失败地址。

29.如权利要求28所述的方法，其中所述第一测试被配置用于：

将至多一列存储单元替换为一冗余列存储单元；并且

将至少一列存储单元替换为一冗余列存储单元，以响应在所述第一测试的第一周期内检测到至少一个有缺陷的单元。

30.如权利要求1的方法，进一步包括处理与已经测试失败的存储单元相关的地址，所述处理包括：

在寄存器中存储所述地址，以响应所述存储单元为非冗余存储单元；并且

从所述寄存器中清除任何其他地址，以响应所述存储动作。

31.如权利要求30所述的方法，进一步包括，抑制存储所述地址，以响应所述存储单元为冗余存储单元。

32.如权利要求31所述的方法，进一步包括，在所述寄存器中存储失败标记，不管所述存储单元是冗余的还是非冗余的存储单元。

33.如权利要求32所述的方法，进一步包括，在开始后来的测试之前从所述寄存器中清除所述地址和所述失败标记。

34.如权利要求1所述的方法，其中所述检验的动作包括，当所述半导体管芯处在选自以下状态组成的组中的切割状态时检验所述半导体管芯，所述切割状态为所述管芯作为晶片的一部分、所述管芯与至少一个其它管芯集成在一起而与晶片分离，以及所述管芯与所有其他管芯完全切割开。

35.如权利要求1所述的方法，其中所述检验的动作包括，当所述半导体管芯显示了从裸露的管芯到完全封装的芯片的部件的封装状态时，检验所述半导体管芯。

36.如权利要求1所述的方法，其中所述检验的动作包括使用包括AMBYX装置和TERADYNE装置的选择来检验所述半导体管芯。

37.如权利要求1所述的方法，其中所述检验的动作包括，在所述管芯上执行处理，其中所述处理是从包含测试、探测、冷老化和非冷老化处理的组中选择的。

38.如权利要求1所述的方法，其中所述替换的动作包括将所有具有与存储在所述寄存器中的最后列地址匹配的列地址的主存储单元替换为冗余存储单元。

39.如权利要求1所述的方法，其中所述替换的动作包括将所有具有与存储在所述寄存器中的第一列地址匹配的列地址的主存储单元替换为冗余存储单元。

40.如权利要求1所述的方法，其中所述检验的动作包括使用一种从包含压缩模式和未压缩模式的组中选择的模式来传送数据给所述半导体管芯。

41.如权利要求1所述的方法，其中所述检验的动作包括检验显示从包含等待时间为1和等待时间为2的组中选择的等待时间的管芯。

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