JP5363252B2 - 半導体集積回路 - Google Patents

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Description

本発明は半導体集積回路に関し、特に電源ノイズ低減に関する。
半導体集積回路において、データ送信回路とデータ受信回路との間のデータ転送に用いられる複数の信号線上に電源ノイズが発生し、両回路間のデータ転送が正しく行われないという問題がある。
そのため、データ受信回路がデータを受信するために用いられる信号線上にはＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）等の電源ノイズを低減する対策が施されている（非特許文献１）。
ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ，ＤＤＲ２ ＳＤＲＡＭ ＳＰＥＣＩＦＩＣＡＴＩＯＮ ＪＥＳＤ７９−２Ｅ（Ｒｅｖｉｓｉｏｎ ｏｆ ＪＥＳＤ７９−２Ｄ），Ａｐｒｉｌ ２００８，ＪＥＤＥＣ ＳＯＬＩＤ ＳＴＡＴＥ ＴＥＣＨＮＯＬＯＧＹ ＡＳＳＯＣＩＡＴＩＯＮ
従来技術では、ＯＤＴ機能のようにデータ受信回路が受ける電源ノイズを低減する対策は施されているが、データ送信回路が受ける電源ノイズを低減する対策は施されていない。通常、データ送信回路は、データ送信用にスリーステートバッファ等を有するデータ出力回路を備える。データ送信回路は、制御信号に基づいてデータ出力回路が送信データを出力するか否かを制御する。
つまりデータ出力回路は、送信データを出力するためのデータ送信モードと、出力をハイインピーダンス（ＨｉＺ）にするためのハイインピーダンスモード（ＨｉＺモード）と、が制御信号によって切り替わる。そしてデータ送信回路は、データ送信を行う場合にはデータ出力回路をデータ送信モードに切り替え、データ送信を行わない場合にはデータ出力回路をＨｉＺモードに切り替える。
またデータ出力回路は、ＨｉＺモードからデータ送信モードへモードが切り替わってから、実際に送信データの出力を開始するまでの間、直前のデータ送信モードにおいて当該データ出力回路が最後に出力していた送信データを出力する。ここで各信号線上に設けられたデータ出力回路は、Ｈレベル及びＬレベルのいずれか一方の電圧レベルに偏った送信データを出力する可能性がある。
特に、各信号線に対して設けられたＩＯ領域（ＩＯバッファ等）が互いに近傍に配置されている場合において、各データ出力回路が、ＨｉＺモードから同時に同電位の送信データを出力し始めた場合、各信号線に発生する電源ノイズが増幅してしまう。そのため、従来技術ではデータの送信を精度良く行うことができないという問題があった。
本発明にかかる半導体集積回路は、複数の信号線を介してパラレルに送信データを送信するデータ送信回路と、前記送信データを受信するデータ受信回路と、を備え、前記データ送信回路は、前記各信号線に対して設けられ、前記送信データを出力するためのデータ送信モードと、出力をハイインピーダンスにするためのハイインピーダンスモードと、が切り替わる複数のデータ出力回路と、前記データ出力回路に対して、前記送信データと予め設定された固定データとのいずれかを選択して出力するデータ選択回路と、前記各データ出力回路において、前記ハイインピーダンスモードから前記データ送信モードへモードが切り替わってから前記送信データの出力を開始するまでの間、前記固定データを出力するように制御する制御回路と、を備える。
上述のような回路構成により、電源ノイズの増幅を抑制することができるため、データの送信を精度良く行うことができる。
本発明により、データの送信を精度良く行うことが可能な半導体集積回路を提供することができる。
本発明の実施の形態１にかかる半導体集積回路を示す図である。 本発明の実施の形態１にかかる半導体集積回路を示す図である。 本発明の実施の形態１にかかる半導体集積回路のレイアウトを示す図である。 本発明の実施の形態１にかかる半導体集積回路の動作を示すタイミングチャートである。
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
実施の形態１
本発明の実施の形態１について図面を参照して説明する。なお本発明は、複数の信号線を介してパラレルに送信データを送信するデータ送信回路と、送信データを受信するデータ受信回路と、を備え、制御信号によってデータ送信回路からのデータ送信が制御される回路に対して適用可能である。本実施の形態では、ＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）回路とＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路とを備え、両回路間で双方向にデータ転送が行われる信号線（以下、単に双方向用信号線と称す）を介してデータ転送が行われる場合を例に説明する。
図１は、本発明の実施の形態１にかかる半導体集積回路である。図１に示す回路は、ＳｏＣ回路（データ送信回路）１００とＳＤＲＡＭ回路（データ受信回路）１０１とを備える。これら両回路間のデータ転送は、ＤＤＲ（Ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）規格によって行われている。
まず、本実施の形態１の回路構成について説明する。ＳｏＣ回路１００は、２ビット幅のクロックＣＫと、クロックＣＫの差動信号である２ビット幅のクロックＣＫＢと、をＳＤＲＡＭ回路１０１に対して出力する。また、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１の各アドレスに対するコマンドが含まれる１６ビット幅の制御信号ＣＭＤを、当該ＳＤＲＡＭ回路１０１に対して出力する。なお、ＳＤＲＡＭ回路１０１は、クロックＣＫ／ＣＫＢに同期して制御信号ＣＭＤを取り込む。
また、ＳｏＣ回路１００とＳＤＲＡＭ回路１０１との間では、３２ビット幅のデータＤＱと、４ビット幅のストローブ信号ＤＱＳ及びその差動信号ＤＱＳＢと、が双方向に送受信される。なお、データ受信側となる受信側回路は、ストローブ信号ＤＱＳ／ＤＱＳＢに同期して受信データＤＱを取り込む。なお便宜上、上記の各信号名は、同時にそれぞれ信号線名も表すものとする。
図２は、図１の回路のうち、１ビットの双方向用信号線（ストローブ信号線ＤＱＳ［３：０］／ＤＱＳＢ［３：０］，データ信号線ＤＱ［３１：０］のうちいずれか１ビットの信号線）とそれに対応する周辺回路のみを図示している。ここでは、この１ビットの双方向用信号線がデータ信号線ＤＱ［０］である場合を例に説明する。データ信号線ＤＱ［０］は、前述のようにＳｏＣ回路１００とＳＤＲＡＭ１０１との間に接続される。
ＳｏＣ回路１００は、外部端子２０１と、バッファ２０２と、送信データを出力するデータ出力回路２０３と、データ選択回路２５６と、ＯＤＴ機能を有するターミネーション回路２０４と、制御回路２０５と、インバータ２０６と、を備える。ターミネーション回路２０４は、抵抗２０７、２０８と、スイッチ２０９、２１０と、を有する。
データ出力回路２０３は、ＮＡＮＤ回路２５１と、ＮＯＲ回路２５２と、トランジスタ２５３，２５４と、を有する。なお、スイッチ２０９，トランジスタ２５３はＰチャネルＭＯＳトランジスタであって、スイッチ２１０，トランジスタ２５４はＮチャネルＭＯＳトランジスタである場合を例に説明する。データ選択回路２５６は、固定データを記憶するレジスタ２５７と、セレクタ２５８と、を有する。
ＳｏＣ回路１００において、データ信号線ＤＱ［０］は、外部端子２０１を介して、バッファ２０２の入力端子とデータ出力回路２０３の出力端子とに接続される。
また、外部端子２０１とバッファ２０２との間にターミネーション回路２０４が設けられる。ターミネーション回路２０４において、高電位側電源端子ＶＤＤと、外部端子２０１とバッファ２０２とを接続する信号線上のノードＮ１と、の間にスイッチ２０９及び抵抗２０７とが直列に接続される。低電位側電源端子ＶＳＳとノードＮ１との間にスイッチ２１０と抵抗２０８とが直列に接続される。より具体的には、スイッチ２０９のソース端子は高電位側電源端子ＶＤＤに接続される。スイッチ２０９のドレイン端子は抵抗２０７の一端に接続される。抵抗２０７の他端は抵抗２０８の一端に接続される。抵抗２０８の他端はスイッチ２１０のドレイン端子に接続される。スイッチ２１０のソース端子は低電位側電源端子ＶＳＳに接続される。抵抗２０７の他端と抵抗２０８の一端とがノードＮ１に共通接続される。なお、高電位側電源端子ＶＤＤとノードＮ１との間に直列に接続されたスイッチ２０９及び抵抗２０７は、接続関係を入れ替えても良い。同様に低電位側電源端子ＶＳＳとノードＮ１との間に直列に接続されたスイッチ２１０と抵抗２０８とは、接続関係を入れ替えても良い。
バッファ２０２の出力端子は、制御回路２０５のデータ入力用の入力端子ＩＮに接続される。制御回路２０５の出力端子Ｃ１は、スイッチ２０９のゲート端子に接続されるとともに、スイッチ２１０のゲート端子にインバータ２０６を介して接続される。このような周辺回路の構成は、他の双方向用信号線にも採用されている。なお、制御回路２０５は各双方向用信号線に共通に設けられる。
制御回路２０５のデータ出力用の出力端子ＯＵＴは、データ選択回路２５６のセレクタ２５８の一方の入力端子に接続される。レジスタ２５７の出力端子は、セレクタ２５８の他方の入力端子に接続される。制御回路２０５の制御信号（第１の制御信号）２３１出力用の出力端子Ｅ２は、セレクタ２５８の切替制御端子に接続される。セレクタ２５８の出力端子は、データ出力回路２０３のＮＡＮＤ回路２５１の一方の入力端子と、ＮＯＲ回路２５２の一方の入力端子と、にそれぞれ接続される。
制御回路２０５の制御信号（第２の制御信号）２３０出力用の出力端子Ｅ１は、データ出力回路２０３のＮＡＮＤ回路２５１の他方の入力端子に接続されるとともに、インバータ２５５を介してＮＯＲ回路２５２の他方の入力端子に接続される。ＮＡＮＤ回路２５１の出力端子は、トランジスタ２５３のゲート端子に接続される。ＡＮＤ回路２５２の出力端子は、トランジスタ２５４のゲート端子に接続される。トランジスタ２５３，２５４は、高電位側電源端子ＶＤＤと低電位側電源端子ＶＳＳとの間に直列に接続される。つまり、トランジスタ２５３，２５４によりインバータを構成する。トランジスタ２５３のドレイン端子とトランジスタ２５４のドレイン端子とが、バッファ２０２と外部端子２０１との間の信号線上のノードに共通接続される。
次に、本実施の形態１の動作について説明する。ＳｏＣ回路１００がＳＤＲＡＭ回路１０１からのデータを受信（リード）する場合について説明する。まず、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して制御信号ＣＭＤを出力する。その後、ＳＤＲＡＭ回路１０１は、例えば、制御信号ＣＭＤによって指定されたアドレスのデータＤＱとストローブ信号ＤＱＳ／ＤＱＳＢとをＳｏＣ回路１００に対して送信する。このとき、ＳＤＲＡＭ回路１０１から送信されるデータＤＱは、所定のバースト長を有する。
ＳｏＣ回路１００は、対応する信号線、外部端子２０１、及びバッファ２０２を介して各信号を受信する。なお、ＳｏＣ回路１００は、データＤＱをストローブ信号ＤＱＳ／ＤＱＳＢに同期して受信する。ＳｏＣ回路１００が受信したデータは、制御回路２０５やその他の周辺回路（不図示）に入力される。ＳｏＣ回路１００が制御信号ＣＭＤを送信してからデータＤＱの受信を開始するまでの期間をリードレイテンシ（ＲＬ）と称す。
ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１からのデータ受信時において、データ信号線ＤＱ上及びストローブ信号線ＤＱＳ／ＤＱＳＢ上に発生する電源ノイズを抑制するために、対応するターミネーション回路２０４のＯＤＴ機能をオンする。つまり、ＳｏＣ回路１００は、制御回路２０５からの制御信号２００に基づいて各ターミネーション回路２０４に含まれるスイッチ２０９，２１０をオンする。そして、ＳｏＣ回路１００は、対応する信号線上のノードを所定の電位（例えば、高電位側電源ＶＤＤの１／２の電位）にする。それにより、ＳｏＣ回路１００は、受信データに含まれる電源ノイズを低減し、データの受信を精度良く行うことができる。
さらにＳｏＣ回路１００は、制御回路２０５からの制御信号２３０に基づいて、データ出力回路２０３がＳＤＲＡＭ回路１０１に対して送信データを出力しないように制御する。つまりＳｏＣ回路１００は、Ｌレベルの制御信号２３０により、データ出力回路２０３の出力をハイインピーダンス状態（ＨｉＺ）にする。ここで制御信号２３０がＬレベルの場合、トランジスタ２５３，２５４はいずれもオフに制御されるため、データ出力回路２０３の出力はＨｉＺを示す。それによりＳｏＣ回路１００は、データ出力回路２０３から出力されるデータに影響されることなく、ＳＤＲＡＭ回路１０１から送信されたデータの受信を精度良く行うことができる。
ＳｏＣ回路１００がＳＤＲＡＭ回路１０１に対してデータを送信（ライト）する場合について説明する。まず、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して制御信号ＣＭＤを出力する。その後、ＳｏＣ回路１００は、データＤＱ及びストローブ信号ＤＱＳ／ＤＱＳＢをＳＤＲＡＭ回路１０１に対して送信する。このとき、ＳｏＣ回路１００から送信されるデータＤＱは、所定のバースト長を有する。
そして、ＳＤＲＡＭ回路１０１は、データＤＱをストローブ信号ＤＱＳ／ＤＱＳＢに同期して受信する。データＤＱは、例えば、制御信号ＣＭＤによって指定されたアドレスに書き込まれる。なお、ＳｏＣ回路１００が制御信号ＣＭＤを送信してからデータＤＱの送信を開始するまでの期間をライトレイテンシ（ＷＬ）と称す。
ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１へのデータ送信時において、対応するターミネーション回路２０４のＯＤＴ機能をオフする。つまり、ＳｏＣ回路１００は、制御回路２０５からの制御信号２００に基づいて各ターミネーション回路２０４に含まれるスイッチ２０９，２１０をオフし、データ出力回路２０３及び外部端子２０１を介してＳＤＲＡＭ回路１０１に対して送信するデータの電位を減衰させないようにする。それにより、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１へのデータの送信を精度良く行うことができる。
そしてＳｏＣ回路１００は、制御回路２０５からの制御信号２３０に基づいて、データ出力回路２０３がＳＤＲＡＭ回路１０１に対して送信データを出力するように制御する。つまりＳｏＣ回路１００は、Ｈレベルの制御信号２３０により、データ出力回路２０３が送信データを出力するように制御する。
ここで制御信号２３０がＨレベルの場合、トランジスタ２５３，２５４は、制御回路２０５から出力された送信データに基づいてオンオフが制御される。それによりＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して送信データの送信を行う。なお、データ選択回路２５６において、セレクタ２５８は、制御回路２０５からの送信データと、レジスタ２５７に設定された固定データと、のいずれかを制御信号２３１に基づいて選択し、データ出力回路２０３に対して出力する。つまり、ＳｏＣ回路１００が送信データを送信する場合、データ選択回路２５６は、制御回路２０５からの送信データを選択して出力する。
このようにＳｏＣ回路１００は、ＳｏＣ回路１００がＳＤＲＡＭ回路１０１からのデータを受信するリードモードと、ＳｏＣ回路１００がＳＤＲＡＭ回路１０１に対してデータを送信するライトモードと、を制御信号ＣＭＤによって切り替える。また、ＳｏＣ回路１００は、１クロックＣＫ周期分のデータ長を有する制御信号ＣＭＤを所定の間隔で出力する。
またＳｏＣ回路１００は、制御信号２３０に基づいてデータ出力回路２０３が送信データを出力するか否かを制御する。つまりデータ出力回路２０３は、送信データを出力するためのデータ送信モードと、出力をハイインピーダンス（ＨｉＺ）にするためのハイインピーダンスモード（ＨｉＺモード）と、が制御信号２３０によって切り替わる。そしてＳｏＣ回路１００は、データ送信を行う場合にはデータ出力回路２０３をデータ送信モードに切り替え、データ送信を行わない場合にはデータ出力回路２０３をＨｉＺモードに切り替える。
例えば、ＳｏＣ回路１００は、リード／ライトモードでデータを受信／送信し、その後所定の間隔をおいて、再び同じモードで別のデータを送受信する。あるいは、ＳｏＣ回路１００は、リード／ライトモードでデータを受信／送信し、その後所定の間隔をおいて、当該モードと異なるモードで別のデータを送受信する。このようなデータの送受信が繰り返される。
ここで本実施の形態では、ＳｏＣ回路１００がデータを送信する場合に特徴を有する。このときの動作について、図３及び図４を用いて説明する。
図３は、ＳｏＣ回路１００に含まれるＩＯ領域のレイアウトを示す図である。図３に示すように、ＩＯ領域はＳｏＣ回路１００の外枠に沿ってリング状に配置されている。ここでＳｏＣ回路１００におけるＩＯ領域とは、ＳＤＲＡＭ回路１０１等の外部回路とのインターフェースを行う領域である。このＩＯ領域には、ＩＯバッファ、ＩＯＰＡＤ、外部端子等も含まれるものとする。
本実施の形態では、図３に示すように、データＤＱの各ビットに対応するＩＯ領域が、それぞれＳｏＣ回路１００の外枠に沿って紙面の横方向に隣接して配置されている場合を例に説明する。便宜上、紙面の左方向から右方向に向けて配置されたＩＯ領域をそれぞれスロット０〜スロット７と称す。スロット０はデータＤＱ［０］、スロット１はデータＤＱ［１］、スロット２はデータＤＱ［２］、スロット３はデータＤＱ［３］、スロット４はデータＤＱ［４］、スロット５はデータＤＱ［５］、スロット６はデータＤＱ［６］、スロット７はデータＤＱ［７］、にそれぞれ対応する。
図４は、ライトモードが連続する場合のタイミングチャートである。まず、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して制御信号ＣＭＤ（図４のＡ；以下、単に「ライトコマンドＡ」と称す）を出力する。ＳｏＣ回路１００は、ライトレイテンシＷＬ（図４のＣ）の期間を経て、所定のバースト長を有するデータＤＱ（図４のＤ）と、それに対応するストローブ信号ＤＱＳ／ＤＱＳＢと、をＳＤＲＡＭ回路１０１に対して送信する。
ここでＳｏＣ回路１００は、データを送信する場合、対応するデータ出力回路２０３から送信データを出力する。
ＳｏＣ回路１００は、ライトコマンドＡを出力後、所定の間隔（図４のＢ）をおいて、ライトコマンドＥ（図４のＥ）を出力する。ＳｏＣ回路１００は、ライトレイテンシＷＬ（図４のＦ）の期間を経て、所定のバースト長を有するデータＤＱ（図４のＧ）と、それに対応するストローブ信号ＤＱＳ／ＤＱＳＢと、をＳＤＲＡＭ回路１０１に対して送信する。
ここで各データ出力回路２０３は、ＨｉＺモードからデータ送信モードへモードが切り替わってから、実際に送信データの出力を開始するまでの間（図４のＨ，Ｉ）、レジスタ２５７に設定された固定データを出力する。つまり各データ選択回路２５６は、制御回路２０５からの制御信号２３１に基づいて、それぞれ対応するデータ出力回路２０３に対して固定データを出力する。
ここでは、偶数スロット０，２，４，６に対応するデータ出力回路２０３がＬレベルの固定データを出力する。奇数スロット１，３，５，７に対応するデータ出力回路２０３がＨレベルの固定データを出力する。ここで、図３に示すように各スロット０〜７が紙面の横方向に隣接して配置されているため、隣接するスロット同士（例えばスロット０とスロット１）の固定データは互いに異なる電位となる。
つまり各データ出力回路２０３は、ＨｉＺモードからデータ送信モードへモードが切り替わってから、実際に送信データの出力を開始するまでの間（図４のＨ，Ｉ）、隣接するＩＯ領域の信号線上の電位に偏りが生じないように固定データを出力する。そのため、各ＩＯ領域の信号線上に発生する電源ノイズの増幅を抑制することができる。それにより、ＳｏＣ回路１００は、データの送信を精度良く行うことができる。
以上のように、本実施の形態にかかる半導体集積回路は、データ送信回路が複数の信号線を介してパラレルにデータを送信する場合において、ＨｉＺモードからデータ送信モードへモードが切り替わってから、実際に送信データの出力を開始するまでの間、各データ出力回路２０３がそれぞれ予め設定された固定データを出力する。それにより、本実施の形態にかかる半導体集積回路は、電源ノイズの増幅を抑制し、データの送信を精度良く行うことができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、ＳｏＣ回路１００がＳＤＲＡＭ回路１０１に対してデータを送信する場合について説明したが、これに限られない。ＳＤＲＡＭ回路１０１がＳｏＣ回路１００に対してデータを送信する場合にも本発明を適用可能である。
また上記実施の形態では、データ出力回路２０３の出力側の信号線が双方向用信号線である場合を例に説明したが、これに限られない。データ出力回路２０３の出力側の信号線が、データ送信用の信号線である場合にも適用可能である。
また、ターミネーション回路は上記実施の形態に示す回路に限られない。所定の電位（例えば、高電位側電源ＶＤＤの１／２の電位）を有する電源端子と、対応する信号線上のノードと、の間に直列に接続された抵抗及びスイッチを有する回路構成にも適宜変更可能である。さらに上記実施の形態では、ターミネーション回路を備えた場合を例に説明したが、ターミネーション回路を備えない回路構成にも適宜変更可能である。
また上記実施の形態では、半導体集積回路が１つのＳＤＲＡＭ回路を備えた場合について説明したが、これに限られない。半導体集積回路が複数のＳＤＲＡＭ回路を備えた回路構成にも適宜変更可能である。
また上記実施の形態では、データＤＱの各ビットに対応するＩＯ領域が図３のように配置された場合について説明したが、これに限られない。各ＩＯ領域が、電源ノイズの影響を及ぼしあう距離に配置されている場合であれば本発明を適用可能である。この場合、近傍に配置された各ＩＯ領域の信号線には、同じ電位の固定データが局所的に供給されないように設定しておく必要がある。
１〜７ スロット（ＩＯ領域）
１００ ＳｏＣ回路
１０１ ＳＤＲＡＭ回路
２００ 制御信号
２０１ 外部端子
２０２ バッファ
２０３ データ出力回路
２０４ ターミネーション回路
２０５ 制御回路
２０６ インバータ
２０７ 抵抗
２０８ 抵抗
２０９ スイッチ
２１０ スイッチ
２３０ 制御信号
２３１ 制御信号
２５１ ＮＡＮＤ回路
２５２ ＡＮＤ回路
２５３ トランジスタ
２５４ トランジスタ
２５５ インバータ
２５６ データ選択回路
２５７ レジスタ
２５８ セレクタ

Claims (9)

  1. 複数の信号線を介して、パラレルに送信データを送信するとともに、前記送信データに対応しかつ前記送信データに同期したストローブ信号を送信する、データ送信回路を備え、
    前記データ送信回路は、
    前記各信号線に対して設けられ、前記送信データを出力するためのデータ送信モードと、出力をハイインピーダンスにするためのハイインピーダンスモードと、が切り替わる複数のデータ出力回路と、
    前記各データ出力回路に対して、前記送信データと予め設定された固定データとのいずれかを選択して出力するデータ選択回路と、
    前記各データ出力回路が、前記ハイインピーダンスモードから前記データ送信モードへモードが切り替わってから前記送信データの出力を開始するまでの間、前記固定データを出力するように制御する制御回路と、を備えた半導体集積回路。
  2. 前記データ選択回路は、
    前記固定データを記憶するレジスタと、
    前記レジスタに記憶された前記固定データと、前記送信データと、の何れかを、前記制御回路から出力された制御信号に基づいて選択し出力するセレクタと、を備えた、請求項１に記載の半導体集積回路。
  3. 前記制御回路は、前記各データ出力回路のモードを前記ハイインピーダンスモード及び前記データ送信モードの何れかに切り替える、請求項１又は２に記載の半導体集積回路。
  4. 前記制御回路は、前記データ送信回路が前記送信データの送信を行う場合、前記各データ出力回路のモードを前記データ送信モードに切り替え、前記データ送信回路が前記送信データの送信を行わない場合、前記各データ出力回路のモードを前記ハイインピーダンスモードに切り替える、請求項１〜３の何れか一項に記載の半導体集積回路。
  5. 前記データ送信回路は、前記複数の信号線上にそれぞれ設けられた複数の外部端子をさらに備え、
    前記制御回路は、前記複数の外部端子のそれぞれに対し、隣接する外部端子とは異なる電位の前記固定データを出力するように制御する、請求項１〜４の何れか一項に記載の半導体集積回路。
  6. 前記各データ出力回路は、
    ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによって構成されるインバータを有し、
    前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタは、前記ハイインピーダンスモードの場合、何れもオフし、前記データ送信モードの場合、前記送信データ及び前記固定データの何れかに基づいて何れか一方がオン、他方がオフする、請求項１〜５の何れか一項に記載の半導体集積回路。
  7. 前記送信データを受信するデータ受信回路をさらに備えた請求項１〜６の何れか一項に記載の半導体集積回路。
  8. 前記データ受信回路は、前記ストローブ信号に同期して前記送信データを受信する、請求項７に記載の半導体集積回路。
  9. 前記データ送信回路は、データ送信のコマンドを出力した後に、前記送信データ及び前記ストローブ信号を送信する、請求項１〜８の何れか一項に記載の半導体集積回路。
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