JPS62262162A - 半導体メモリ装置の欠陥救済方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に係り、特に不良メモリセル
を予備のメモリセルで置換することによつて修復する技
術に関する。

〔従来の技術〕

半導体メモリの高集積化は、近年急速ｌこ進んでおり、
ＶＬＳＩ（超大規模集積回路）レベルのものも量産され
るようになっている。しかし、高集積化とともにチップ
サイズが増大する傾向にあり。

それに起因する歩留りの低下が問題になってきた。

この対策としては、不良メモリセルをあらかじめチップ
上に設けておいた予備のメモリセルで置換することによ
り修復するという、いわゆる欠陥救済技術がある。この
技術は、たとえばアイ・イー・イー・イー、トランザク
ション　オン　エレクトロン　デバイセズ、ＥＤ−２６
．第８５３頁から第８６０頁、　１９７９年６月（ＩＩ
ＥＥＥｅＴｒａｎｓ、ｏｎＥｌｅｃｔｒｏｎ　Ｄｅｖｉ
ｃｅｓ、Ｅ　Ｄ　−２６、ｐｐ、　８５３−８６０ｅＪ
ｕｎｅ　１９７９）において論じられているように、半
導体メモリの歩留り向上には非常に有効な手法である。

〔発明が解決しようとする問題点〕 上記従来技術は１チツプ内で不良メモリセルと予備メモ
リセルとの置換を行うものであり、したがってチップ上
に設けられた予備メモリセル数を越える不良がある場合
は、修復は不可能である。

また、修復にはメモリテスタを用いるのが普通であるが
、修復に要する時間の分テスタの使用時間が長くなり、
テストコストが増大するという問題点がある。

本発明の目的は、メモリチップを多数用いてメモリ装置
を構成する際に、従来は修復不可能であったチップをも
使用できるようにして製造コストを低減し、また修復を
自動時に行うようにしてテストコストをも低減する方法
を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明では、メモリ装置内
に予備のチップを設けておき、チップ間で置換を行うこ
とにより不良メモリセルの修復を行う、また、メモリ装
置内に設けた自己テスト回路により、各メモリチップを
自動的にテストして必要な修復を行うようにする。

〔作用〕

不良メモリセルの置換をチップ間で行うことにより、従
来技術（個別チップ内での置換）では修復できなかった
不良をも修復することが可能になる。それによりチップ
の歩留りを向上させ、製造コストを下げることができる
。また、自己テスト回路により上記修復を自動的に行う
ため、従来技術（メモリテスタによる修復）に比較して
テストコストを下げることができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。同図
は本発明による半導体メモリ装置の構成図である０図中
１は半導体メモリチップ、２はデコーダ、３は制御回路
、４は一致検出器４５は自己テスト回路である。メモリ
チップ１には、基本メモリチップｎ個と、基本メモリチ
ップに不良がある場合それを置換するための予備メモリ
チップｍ個とがある。一致検出器４は、不良のアドレス
を記憶し、アドレス入力端子６がら入力されたアドレス
との比較を行うための回路である。自己テスト回路５は
、電源オン時に各メモリチップ１をテストし、不良アド
レス等の情報を一致検出器４に書き込むための回路であ
り、１０はＣＰＵ、１１はＲＯＭ、１２はテストパター
ン発生回路、１３はセレクタ、１４は多数決回路である
０本メモリ装置は、自己テスト回路５が一致検出器４に
書き込んだ情報を用いて、いわばソフト的な欠陥救済を
行っている。以下、本メモリ装置の動作を説明する。

まず、読み出しの場合について説明する。アドレス入力
端子６から入力されたアドレス信号のうち、メモリチッ
プの選択に使われる分（Ｑｏｚ２ｎビット）はデコーダ
２によってデコードされ、基本メモリチップのチップ選
択信号ｃｓとなる７残りのアドレス信号はすべてのメモ
リチップのアドレス端子に共通に入力される。なお、こ
のときｍ個の予備メモリチップのＣ５は選択状態にして
おく、シたがって、基本メモリチップ１個、予備メ、モ
リチップｍ個、計（ｍ＋１）個のチップの同一アドレス
から同時にデータが読み出される。

一方、一致検出器４は、入力されたアドレスが不良アド
レスであるかどうか、不良アドレスであるならばどの予
備チップを用いるかを判定し、その結果をフラグとして
出す、制御回路３はそのフラグを受けて、メモリチップ
から読み出されたデータのうちの１つを選択して、デー
タ入出力端子７に出力する。

書き込みの場合は、制御回路３はデータ入出力端子７か
らデータを取り込み、フラグに従って１つのメモリチッ
プに送出する。同時にそのメモリチップに書き込みエネ
ーブル信号ＷＥを入れる。

その他の動作は読み出しの場合と同じである。

以上の説明から明らかなように１本メモリ装置の欠陥救
済はチップ単位の置換である。すなわち、基本メモリチ
ップのアドレスａのメモリセルが不良のとき、そのメモ
リセルは必ず予備メモリチップのアドレスａのメモリセ
ルで置換される。どの予備チップを用いるかというｍ通
りの自由度はあるが、ａ以外のアドレスのメモリセルで
置換することはできない、この制約は一見救済可能確率
を低下させるように思われるが、（ｍ＋１）個以上のメ
モリチップにおいて同一・アドレスに不良がない限り救
済は可能であるから、ｍがたとえば４以上ならば救済可
能確率はほとんど低下しない。しかもこの方式には次の
ような利点がある。第１にチップ単位の切換のみを行え
ばよい（アドレス信騒はすべてのチップに共通でよい）
ため、制御が簡単になる。第２にメモリチップと一致検
出器とは同時に動作することができるので、アクセスの
遅延が少ない。すなｈち、ハードウェア量が少なく高速
なメモリ装置を作ることができる。

次に、一致検出器４について詳細に説明する。

第２図は一致検出器の構成の一例であり、２０は連想メ
モリ、２１は優先度判定回路、２２はレジスタである。

連想メモリ２ｏの各行には不良メモリセルのアドレスを
記憶し、レジスタ２２の各行にはその不良メモリセルを
どの予備メモリチップで置換するかという情報を記憶す
る。連想メモリは普通のメモリと同様な読み出し、書き
込みも可能であるが、その他にデータの検索機能をもっ
ている。ここではこの検索機能を利用する。

アドレス信号が入力端子２３から入力されると。

連想メモリ２０の各行に記憶されているデータとの比較
が行す九る。その結果、ある行に記憶されているデータ
と一致すると、その行の一致検出線２４に一致信号が出
され、レジスタ２２の対応する行に記憶されていたデー
タが出力端子２６に出力される。連想メモリにおける比
較はすべての行について並列に行われるので、普通のメ
モリに比較回路を外付けにするよりも高速な検索が可能
である。

ここで、連想メモリ２０には、ｖｔ通の２進情報″０”
、“１”だけでなく、ドントケア値“Ｘ”をも記憶でき
るようにする。ドントケア値とは。

比較の相手が“ＱＪ＃、＃ｌ＃ｌのいずれでも「一致」
とみなされる値である。こうすることによる利点を以下
に述べる。　　７ 一般にメモリの不良には、１個のメモリセルの不良だけ
でなく、１本のワード線あるいは１本のデータ線の全部
あるいは大部分のメモリセルが不良である場合がしばし
ばある。したがって、ワード線（ロウ）あるいはデータ
線（カラム）を単位として予備との置換ができることが
望ましい。ドントケア値″Ｘ”を用いることによってこ
れが次のように簡単に実現できる。

連想メモリの３０．３１．３２の部分にはそれぞれチッ
プアドレス、ロウアドレス、カラムアドレスを入れてお
く、ワード線単位の置換のときはカラムアドレス部を、
データ線単位の置換のときはロウアドレス部をそれぞれ
すべて′ｘ′″にしておく、たとえば２図の例において
、４１はワード線単位の置換であり、チップアドレスが
“′１″のチップのロウアドレスが“３”であればカラ
ムアドレスにかかわらず第１の予備チップで置換するこ
とを示している。４２はデータ線単位の置換であり、チ
ップアドレスが“２″、カラムアドレスが“５″であれ
ばロウアドレスにかかわらず第２の予備チップで置換す
ることを示している。なお。

メモリセル単位の置換のときは、４０に示すように置換
すべきメモリセルのアドレスをそのまま入れでおけばよ
い、さらに４３に示すようにカラムアドレス部全部とロ
ウアドレス部の最下位を“Ｘ”にすればワード線２本を
単位とした置換も可能になる。この例ではチップアドレ
スが“３”のチップのロウアドレスが“４”および５”
のワード線を第１の予備チップで置換することを示して
いる。これはワード線同士のショート等によって隣接す
る２本のワード線が同時に不良である場合に有効である
。同様な方法でデータ線２本を単位とした置換ももちろ
ん可能である。

優先度判定回路２１は２本以上の一致検出線から一致信
号が出されたときに、最も優先度の高い一致信号のみを
レジスタ２２に伝達するための回路である（ここでは上
方が優先度が高いとする）。

たとえばチップアドレス、ロウアドレス、カラムアドレ
スがそれぞれ１１０”、′１”、′２”のときは、４０
および４４の行から一致信号が出るが。

４０の方が優先度が高いので、出力は“３”となる、す
なわち、チップアドレスが“Ｏ”のチップのロウアドレ
スが“１”のワード線は第１の予備チップで置換される
が、例外としてカラムアドレスが“２”のメモリセルの
みは第３の予備チップで置換される。これは予備チップ
に不良がある場合に有効である。

なお、連想メモリの使用していない行には、４５〜４７
に示すようにすべて“Ｘ”を書き込み、対応するしジス
タにはすべて“Ｏ”　（ここでは出力が“０”のどきは
予備チップとの置換は行わないとする）を書き込んでお
けばよい、４５〜４７の行の一致検出線には必ず一致信
号が出るから、入力されたアドレスが４０〜４４のいず
れとも一致しなかったときは、４５に対応するレジスタ
の内容、すなわち“０”が読み出される。したがって予
備チップとの置換は行われない。

以上説明したように、′Ｏ”、′１”　　＃　ｚ　ｎの
３値を記憶できる連想メモリと、優先度判定回路を用い
ることによって、きわめて多様な欠陥救済が効率的に実
現できる。このことは救済確率を高めるのに寄与するも
のである。

３値を記憶できる連想メモリは、たとえば第３図のよう
にすれば実現できる０図中１００は連想メモリの１個の
メモリセルであり、図には１個分しか示していないが実
際にはこれが縦横に多数配列されている。連想メモリセ
ル１００はフリップフロップ１０１，１０２と一致検出
用ゲート１０３を有する。各フリップフロップはノード
対（１１８と１１９および１２８と１２９）のいずれか
一方のノードが高電位（はぼ−電源電圧ＶＣＣに等しい
。

以下ｇｇＨ”と略す）、他方のノードが低電位（はぼ電
源電圧に等しい、以下“Ｌ”と略す）になることによっ
て情報を記憶する。値“Ｏ”を記憶するときはノード１
１８．１１９，１２８．１２９はそれぞれ“Ｌ”、“Ｈ
″、′Ｌ”、“Ｈ”に、値゛１”を記憶するときはそれ
ぞれ“Ｈ”、′Ｌ”。

“１■”　　１１　Ｌ　＃＃に、値“Ｘ”を記憶すると
きはそれぞれ“Ｈ″ｔ、ｎＨ”、′Ｈ゛、′Ｌ”にする
。

普通のメモリとして読み出し、書き込みを行う際は、ワ
ード線１０４を“Ｈ”にしてＭｏＳトランジスタ１１２
，１１３，１２２．１２３を導通させ、ノード１１８，
１１９，１２８，１２９とデータ線１０５，１０６，１
０７，１０８と（７）間でそれぞれデータの転送を行う
、検索のときは。

ワード線１０４を“Ｌ”にし、あらかじめプリチャージ
信号φ−を印加して一致検出線２４を“Ｈ″にしておく
０次に、値・“０”を検索するときはデータ線１０６．
１０７をそれぞれ“Ｈ”　　１１　Ｌ”に、値“ｌ”を
検索するときはそれぞれ“Ｈ″。

“Ｈ”にする、その結果−数構出線２４が放電されて“
Ｌ”になれば「不一致」、放電されなけば「一致」と判
定する。値“０”が記憶されていて値“１”が検索され
たときはｌＭＯＳトランジスタ１２６と１２７が両方と
も導通するので一致検出線２４が放電される。値“′１
”が記憶されていて値“Ｏ”が検索されたときは、ＭＯ
Ｓトランジスタ１１６と１１７が両方とも導通するので
一致検出線２４が放電される。その他の場合は一致検出
線は放電されない、特に値“Ｘ”が記憶されているとは
ｌＭＯＳトランジスタ１１６と１１７が非導通状態なの
で、何が検索されても一致検出線は放電されず、（この
メモリセルに関して）［−致」と判定される。

次に、自己テスト回路５について詳細に説明する。第４
図は自己テストの方法を示すフローチャートである。

本メモリ装置に電源が投入されると、電源オン検出回路
１５はＣＰＵｌ０を起動する（５０）。

ＣＰＵはＲＯＭＩＩ内に記憶されているプログラムに従
って以下の自己テストを実行する。

まず−数構出塁４を初期設定する（５１）、初期設定と
は欠陥救済を全く行わない状態（アドレスのいかんにか
かわらず基本メモリチップを選択する状態）にすること
である１次に予備テストを行う（５２〜５４）、これは
、前述のように（ｍ＋１）個以上のメモリチップにおい
て同一アドレスに不良がある場合は欠陥救済できないの
で、それを早期に検出するためである。予備テストは。

たとえば全チップ（予備チップを含む）同時に同一のテ
ストパターンによるテストを実行し、各チップからの出
力のうち（ｍ＋１）個以上が誤っていないかどうか調べ
ればよい。

次に、各チップ毎に欠陥救済を行う（５５〜６３）、す
なわち、チップをテストして（５６）不良ビットがなく
なるまで（５７）、不良の置換方法（メモリセル単位、
ワード線単位、もしくはデータ線単位）を決定して（５
８）それを−数構出塁に書き込む（５９）、このとき不
良の箇所が多すぎて一致検出器の記憶容量を越えてしま
う場合は不良品である（６０．６１）、全部の基本チッ
プについての欠陥救済が終了すると（６２）、最終テス
トを行い（６３）、不良ビットがないことを確認する（
６５〜６７）。

なお、テストパターンの発生は、ＣＰＵがソフトウェア
で行ってもよいが、専用のテストパターン発生回路１２
を設けた方がテスト時間を短縮できる。

また、ＣＰＵが以上のテストを行う際に作業用のメモリ
が必要になることがある。特に、１チツプのテスト結果
に基づいて不良の置換方法を決定゛する際（５８）には
、各メモリセルの良／不良を記録するためのメモリ、い
わゆるフェイルビットメモリがある方が効率がよい、フ
ェイルビットメモリとしては、専用のメモリを設けても
よいが、その記憶容量はテストされるメモリと同じだけ
（すなわち１チツプ分）必要であり、自己テスト回路の
ハードウェア量が増大してしまう０本実施例では、専用
のフェイルビットメモリは設けず。

次のような方法を用いている。

チップ毎のテストの際には当面のテスト対象のチップ以
外のチップをフェイルピットメモリとして用いる。ただ
し、注意すべきことはフェイルビットメモリ自体には不
良があってはならないことである。そのためには、完全
良品のチップを少なくとも１個用いることにしてもよい
が１本実施例のように誤り訂正による方が完全良品が不
要になるのでコスト的に有利である。誤り訂正としては
ここでは多数決を採用している。すなわち、セレクタ１
３によって当面のテスト対象でないチップを（２ｍ＋１
）個選択し、書き込むときは（２ｍ＋１）個にすべて同
一データを書き込み、読み出すときは多数決回路１４に
よって（２ｍ＋１）個の多数決をとった結果を読み出し
データとする。

同一アドレスにはたかだかｍ個の不良しかないことは予
備テストの段階で確認済であるから、（２ｍ＋１）個の
多数決をとれば必ず正しいデータが得られる。

多数決による誤り訂正は、ハミング符号等の普通に用い
られている誤り訂正よりも、訂正の手続きがはるかに簡
単であるという利点がある。ハミング符号の訂正に用い
られるような排他的論理和ゲートを多数用いた複雑な回
路は必要なく、小規模な多数決回路だけでよい、多数決
による誤り訂正の欠点は冗長度が大きい（１ビツトの情
報の記憶に（２ｍ＋１）ビット分のメモリが必要）こと
であるが、この場合は当面のテスト対象のメモリチップ
以外のチップは全部使用できるため１問題にならない。

以上説明したように、自己テスト回路を設けることによ
ってｆｆｉ源投大投入時動的に欠陥救済が行われるので
、高価なメモリテスタによって欠陥救済を行う必要がな
くなり、テストコストが低減できる、自己テストに必要
なハードウェア量も第１図に示すように比較的少ない、
ＣＰＵｌ０は、第４図に示す小規模なプログラムが実行
できればよいので、たとえばＲＯＭＩＩと一体化した低
価格の１チツプマイクロコンピユータでも十分であり、
テストパターン発生回路１２や多数決回路１４も小規模
な回路で実現できる。

本実施例では、自己テストは電源オン検出回路１５によ
って起動しているが、外部から起動信号を入れることに
よって任意の時に行えるようにしてもよい、また数構出
塁４に記憶されている情報を電池によってバックアップ
しておいてもよい、メモリ装置全体、すなわちメモリチ
ップ１を含めて電池でバックアップしても、もちろんさ
しつかえない。

第１図の実施例では、欠陥救済はメモリチップを単位と
して切換える方式であるが、必ずしもチップを単位とし
なくてもよい、たとえば、１個のメモリチップが複数個
のメモリブロックに分割されている場合、１個のメモリ
ブロックを単位として切換える方式でもよい、この例と
して、第５図に複数（ここでは４個）の入出力端子を有
するメモリチップを用いた構成を示す、各メモリツブ７
０は４個のメモリブロック７１に分割されており、各ブ
ロックが入出力端子Ｉ　／　Ｏｏ　＝　Ｉ　／○ａにそ
れぞれ接続されている。各メモリブロック７１を第１図
におけるメモリチップ１とみなすことによって、同様な
メモリ装置を作ることができる。

以上の実施例はメモリチップとしてＲＡＭ　（ランダム
アクセスメモリ）を用いた例であるが、データの入出力
をシリアルに行うメモリでも本発明は適用可能である。

この例を第６図に示す、各メモリチップ８０はチップ選
択信号Ｃ８とクロックＤＬＫで制御される。Ｃ８印加後
ＣＬＫをに回（ｋは整数）印加することによって、アド
レスＡで指定されたに個のメモリセルに対して順次読み
出し、あるいは書き込みが行われる。このチップ°を用
いて第１図と同様なメモリ装置を作るには、アドレスと
ＣＬＫは共通に接続し、Ｃ８はデコーダ２で制御する０
本メモリ装置の動作は、データの入出力かに回（第１図
では１回）になる他は。

第１図に実施例と同じである。

〔発明の効果〕

以上説明したように１本発明によればメモリチップを多
数用いる半導体メモリ装置において、チップ間にまたが
って大規模に不良の修復を行うことができるので、従来
の欠陥救済技術では修復不可能であったチップをも使用
できるようになり。

製造コストを低減することができる。また、修復を自動
的に行えるようになるので、メモリテスタ等による方法
よりもテストコストを低減できる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体メモリ装置の構成図
、第２図は第１図中の一致検出器の構成図、第３図は第
２図中の連想メモリの回路図、第４図は第１図の半導体
メモリ装置の自己テスト方法を示すフローチャート、第
５図および第６図は本発明の他の実施例の半導体メモリ
装置の構成図である。 １．７０．８０・・・半導体メモリチップ、２・・・デ
コーダ、３・・・制御回路、４・・・−数構出塁、５・
・・自己テスト回路、１０・・・ＣＰＵ、１１・・・Ｒ
ＯＭ、１２゛・・テストパターン発生回路、１３・・・
セレクタ、１４・・・多数決回路、１５・・・電源オン
検出回路、２０・・・連想メモリ、２１・・・優先度判
定回路、２２・・・レジスタ、７１・・・メモリブロッ
ク。

Claims (1)

1. 【特許請求の範囲】 １、それぞれ複数のメモリセルを含む複数のメモリブロ
   ックを有する半導体メモリ装置において、各メモリブロ
   ックを検査する手段と、一つのメモリブロックの不良メ
   モリセルを他のメモリブロックのメモリセルで置換する
   手段とを設けたことを特徴とする半導体メモリ装置。 ２、特許請求の範囲第１項記載の半導体メモリ装置にお
   いて、不良メモリセルとそれを置換するメモリセルとは
   、それぞれのメモリブロック内でのアドレスが同一であ
   ることを特徴とする半導体メモリ装置。 ３、特許請求の範囲第１項記載の半導体メモリ装置にお
   いて、不良メモリセルのアドレスを記憶し、該アドレス
   とアクセス要求されたアドレスとを比較する一致検出機
   構を設けたことを特徴とする半導体メモリ装置。 ４、特許請求の範囲第３項記載の半導体メモリ装置にお
   いて、前記一致検出機構はドントケア値を少なくとも記
   憶できることを特徴とする半導体メモリ装置。 ５、特許請求の範囲第１項記載の半導体メモリ装置にお
   いて、前記検査の際に、検査対象のメモリブロック以外
   のメモリブロックを作業場所として使用することを特徴
   とする半導体メモリ装置。 ６、特許請求の範囲第５項記載の半導体メモリ装置にお
   いて、前記作業場所からの読み出しの際に誤り訂正符号
   によってデータを訂正する手段を有することを特徴とす
   る半導体メモリ装置。 ７、特許請求の範囲第６項記載の半導体メモリ装置にお
   いて、前記誤り訂正符号は多数決符号であることを特徴
   とする半導体メモリ装置。