JPS58171795A - メモリチエツク回路 - Google Patents
メモリチエツク回路Info
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- JPS58171795A JPS58171795A JP57054135A JP5413582A JPS58171795A JP S58171795 A JPS58171795 A JP S58171795A JP 57054135 A JP57054135 A JP 57054135A JP 5413582 A JP5413582 A JP 5413582A JP S58171795 A JPS58171795 A JP S58171795A
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- cpu
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本梢舅Ｑ１マイクロ］ンヒュータシステムにおけるメし
リホートＥのメｔりの不良の有無を自ＩＩＪ＃−ｒする
ｆこめのメ七すチェック回路Ｖ（関するものである。
リホートＥのメｔりの不良の有無を自ＩＩＪ＃−ｒする
ｆこめのメ七すチェック回路Ｖ（関するものである。
＄１図は一般的なマイクロコシごユータシステムの構成
例を示し、メインＣＰＵボード（１）を中心に多数のメ
モリボード（２１Ｘ２２）・・（２１ｍ）を有し、を−
タバス（３）、アドレスバス＋４１．１ントＯ−ルバス
（６）、システムリセット（６）よりなるマイコンバス
（７）によって上記各ボート間が接続されており、さら
にこのマイコシパス（７）には図示されていないが０Ｊ
ｒボート、フ０ツじ一ディスクコシト０−ルボード、シ
リアルイシターフエイス、パラレルイシターフエイス等
も接続されることになる。
例を示し、メインＣＰＵボード（１）を中心に多数のメ
モリボード（２１Ｘ２２）・・（２１ｍ）を有し、を−
タバス（３）、アドレスバス＋４１．１ントＯ−ルバス
（６）、システムリセット（６）よりなるマイコンバス
（７）によって上記各ボート間が接続されており、さら
にこのマイコシパス（７）には図示されていないが０Ｊ
ｒボート、フ０ツじ一ディスクコシト０−ルボード、シ
リアルイシターフエイス、パラレルイシターフエイス等
も接続されることになる。
上述のように夫々の機能毎に分割された複数のボードに
よって構成され、マイコンパス（７）より各ボード間が
接続された大規模なマイクロコンヒュータシステムにあ
っては、各メｔリボ−１−” （２１）・・・（２ｎ）
ＶＣよるメｔり容量も大きくなり、メｔり不良や、あ
るいは何らかの原因によるメｔり破壊が発生する確率も
非常に高くなる問題がある。
よって構成され、マイコンパス（７）より各ボード間が
接続された大規模なマイクロコンヒュータシステムにあ
っては、各メｔリボ−１−” （２１）・・・（２ｎ）
ＶＣよるメｔり容量も大きくなり、メｔり不良や、あ
るいは何らかの原因によるメｔり破壊が発生する確率も
非常に高くなる問題がある。
そこで従来メインＣＰＩＪボードｉｌ＋上のメイｙＣＰ
Ｕを用いて各メモリボード（２１）・・・（２ｎ）上の
メ七りのメｔリチェ゛ツクを行うことが提案されている
が、この場合メインＣＰＵにより各メモリボード（２１
）・・・（加１−Ｍ次チェックする奄のであるため、メ
インＣ：ＰＵにょるメモリチェック操作に時開がかかり
、このメインＣＰＵの負担が増大するという問題があっ
た。
Ｕを用いて各メモリボード（２１）・・・（２ｎ）上の
メ七りのメｔリチェ゛ツクを行うことが提案されている
が、この場合メインＣＰＵにより各メモリボード（２１
）・・・（加１−Ｍ次チェックする奄のであるため、メ
インＣ：ＰＵにょるメモリチェック操作に時開がかかり
、このメインＣＰＵの負担が増大するという問題があっ
た。
末完ｌ−３１４け上述の点に鑑みて提供したものであっ
て、各メモリボード上に夫々メモリチェック用のチェッ
ク用ＣＰＵを搭載し、各メモリボード内で夫々個別にメ
モリチェックを行うことができるようにし、もってメイ
ンＣＰＵの負担を軽減したメｔリチェック回路全提供す
ること金目的とするものである。
て、各メモリボード上に夫々メモリチェック用のチェッ
ク用ＣＰＵを搭載し、各メモリボード内で夫々個別にメ
モリチェックを行うことができるようにし、もってメイ
ンＣＰＵの負担を軽減したメｔリチェック回路全提供す
ること金目的とするものである。
以下本発明の一実施例を図ｔｆｉにより詳述する。
第２ｅｇＪは本発明一実施例のメモリボードのブロック
図を示し、この＠２図回路において（８）はチェック用
ＣＰＵ、（９１１（９２Ｘ９す（９４）けメモ１ハ叫は
マイコシパス（７）からのアトしス信号用の単方向性バ
ッファ、１１１１ｉｊ？イ：）シハス１７１Ａ為う１７
）：ｌｙアト Ｌ’ｒＮ号（ＷｋＬ］′、ＲＤ）用の
単方向性バッファ、ｌｌ匂はマイコンバス１７１からの
データ信号用の双方向性パスバッファ、０３１はチェ１
シク用ＣＰＵ ｔ８１からのデータ信号用の双方向性パ
スバッファ、Ｕ４ｎチェ１ツク用ＣＰＵ １８）からの
アドレス信号用のバッファ、α＠はチェｔツク用ＣＰＵ
ｉ８１からのコツト０−ル信号（ＷＲ，ＲＤ）用のバ
ッファ、（ＩＩけラッチである。また０７）はこのメモ
リボード（２１）・・・に記憶され１こメｔす（９１）
・・・の全アドレスを記憶するアドレス記憶部であり、
第１の］ンバレーターはこのアドレス記憶部（Ｉ７）に
記憶されたアドレス中にアドレスバス（４ン上のアドレ
スか含まれるか否かを判別し、含まれていＴことき即ち
このメモリボード（２１）上のメｔす（９１）・・・が
メインＣＰＵからアクセスされたとき、この′＠１のコ
シ八レータＨに手工ｔシク用ＣＰＵ （８１［＠ １割
込信号を人力する。ｌｌ９１は第２の］シバレータであ
って、チェック用ＣＰＵ （８１がメモリチェックを行
つ１ことき発見１，１こ異常メｔり部分のアドレスケチ
ニック用ＣＰＵ ｉｇｌ内のメ七り部分に記憶してこの
メｔり部分音異常アドレス記憶手段とし、乙のチェ・υ
り用ＣＰＵ （８１がそのメｔり部分から続出して出力
する異常メｔり部分のアドレスをでアドレスバス（４）
上のアドレスが一、＆するか否かを第２の］、１７バレ
ーターで判別し、この１１！２のコシバし一タＯ１の出
力によりチェック用ＣＰＵ （ｇｌｆ＠２の割込信号全
入力するようにしである。
図を示し、この＠２図回路において（８）はチェック用
ＣＰＵ、（９１１（９２Ｘ９す（９４）けメモ１ハ叫は
マイコシパス（７）からのアトしス信号用の単方向性バ
ッファ、１１１１ｉｊ？イ：）シハス１７１Ａ為う１７
）：ｌｙアト Ｌ’ｒＮ号（ＷｋＬ］′、ＲＤ）用の
単方向性バッファ、ｌｌ匂はマイコンバス１７１からの
データ信号用の双方向性パスバッファ、０３１はチェ１
シク用ＣＰＵ ｔ８１からのデータ信号用の双方向性パ
スバッファ、Ｕ４ｎチェ１ツク用ＣＰＵ １８）からの
アドレス信号用のバッファ、α＠はチェｔツク用ＣＰＵ
ｉ８１からのコツト０−ル信号（ＷＲ，ＲＤ）用のバ
ッファ、（ＩＩけラッチである。また０７）はこのメモ
リボード（２１）・・・に記憶され１こメｔす（９１）
・・・の全アドレスを記憶するアドレス記憶部であり、
第１の］ンバレーターはこのアドレス記憶部（Ｉ７）に
記憶されたアドレス中にアドレスバス（４ン上のアドレ
スか含まれるか否かを判別し、含まれていＴことき即ち
このメモリボード（２１）上のメｔす（９１）・・・が
メインＣＰＵからアクセスされたとき、この′＠１のコ
シ八レータＨに手工ｔシク用ＣＰＵ （８１［＠ １割
込信号を人力する。ｌｌ９１は第２の］シバレータであ
って、チェック用ＣＰＵ （８１がメモリチェックを行
つ１ことき発見１，１こ異常メｔり部分のアドレスケチ
ニック用ＣＰＵ ｉｇｌ内のメ七り部分に記憶してこの
メｔり部分音異常アドレス記憶手段とし、乙のチェ・υ
り用ＣＰＵ （８１がそのメｔり部分から続出して出力
する異常メｔり部分のアドレスをでアドレスバス（４）
上のアドレスが一、＆するか否かを第２の］、１７バレ
ーターで判別し、この１１！２のコシバし一タＯ１の出
力によりチェック用ＣＰＵ （ｇｌｆ＠２の割込信号全
入力するようにしである。
かくて上記実施例にあっては、自己が搭載されているメ
モリポート（２１）上のメｔす（９１）・・・がアクセ
スされていない通常時において、チェック用ＣＰＵ（８
）はメｔリチェックｔ−ドにあり・チェック用Ｃｐｕ
（ｇ）から直接又はラッチ賭を介してバッファ（−〜４
１ｉ９を制御し、バッファ叫（川す乃を動作停止として
メｔす（９１）・・・をマイコンパス（７）から切離す
とともにバッファｕＨ４１Ｕ６Ｊを前作可能としてメ℃
す（９１）・・・をチェック用ＣＰＵ ｆｉｌに接続し
、チェック用ＣＰＵ （ｌｌのプ０ジラム納作によりメ
モリチェックを行う。
モリポート（２１）上のメｔす（９１）・・・がアクセ
スされていない通常時において、チェック用ＣＰＵ（８
）はメｔリチェックｔ−ドにあり・チェック用Ｃｐｕ
（ｇ）から直接又はラッチ賭を介してバッファ（−〜４
１ｉ９を制御し、バッファ叫（川す乃を動作停止として
メｔす（９１）・・・をマイコンパス（７）から切離す
とともにバッファｕＨ４１Ｕ６Ｊを前作可能としてメ℃
す（９１）・・・をチェック用ＣＰＵ ｆｉｌに接続し
、チェック用ＣＰＵ （ｌｌのプ０ジラム納作によりメ
モリチェックを行う。
ここでチェック用ＣＰＵ （８１にょるメｔす（９１Ｘ
９！ ）・−のメモリチェックの方法としては、従来知
られている適宜の方法を採用すれば良いものであるが、
以下このメモリチェックの方法の一例を説明する。
９！ ）・−のメモリチェックの方法としては、従来知
られている適宜の方法を採用すれば良いものであるが、
以下このメモリチェックの方法の一例を説明する。
即ち手工゛ツク用ＣＰＵ （８１はまずメｔす（９１）
をアクセスしてこれに任意のデータを書き込み、その後
このメｔす（９１）のデータを読み出して前回に書き込
んだデータと比較する。この結果、データが一致したな
らメモリ（９１）＃″ｉｉ正常断し、不一致のとき異常
と判断するものであり、異常と判断されたとき、異常と
判断されたメｔり部分のアドレスをチェック用ｃｐｕ
（ｇ）内のメ七り部分に記憶するとともに、予め確保さ
れていＴこメｔり部分［例えばメｔす（９３Ｘ９りの一
部乃至全Ｓ］を退避用メ七りとしてこの退避用メｔりに
、異常を判断され１こメｔり部分に記憶されるべきデー
タを書き込み保存するものであり、退避用メｔりけ例え
ば元来の正規のアドレス１で一定数を加算したアドレス
のメ七りとして構成され、あるいは予め決定されたアド
レス部分として設定されてチェック用ＣＰＵ ＋８１に
８いて異常メｔり部分のアドレスとの対応関係が記憶さ
れているものにより構成されているものであって、いず
れにしろチェック用ＣＰＵ ＋８１により正規のアドレ
スと、このアドレスに元来記憶されるべきであったデー
タの退避用メｔり上のアドレスとの対応関係が把握可能
にしであるものである。上述のようにしてチェック用Ｃ
ＰＵ ｉｌｌは通常時においてメモリチェック前作を常
時繰返している。この伏ＴＩＩＪにおいて、このメモリ
ポート（２１）上のメｔす（９１）・・かメインＣＰＵ
ボードｉｌｌ上のメインＣＰＵからアクセスされると、
第１の］シバレータα樽に出力信号が生じるｆこめ、こ
のｌｌのコンパレータα曖の出力によりチェック用ＣＰ
Ｕ ＋８１ ｖｃ 第１の割込信号が入力される。＠１
の割込信号を入力したチェック用ＯＰυ（８）は異常メ
ｔリアドレスの判別ｔ−ドに切換り、メインＣＰＵに対
しＷＡＩＴ信号を出力するとともに、チェック用ＣＰＵ
（８１内のメ℃り部分に記憶されている異常メｔり部
分のアドレスをチェック用ＣＰＵ ＋８１のアドレス出
力として出力するものであり、この異常メｔり部分のア
ドレスが２以上存在するときは一定の時ｊ岨聞隔で順次
これらの異常メｔり部分のアドレスを出力する。第２の
コンパレータ０樽にこのチェ・υり用ＣＰＵ ＋８１か
ら出力される異常メｔり部分のアトし又とアドレスバス
（４）上のアドレスとが一致するか西かを判別し、一致
したとき縛らメインＣＰＵからのアゲセスアドレスが異
常メｔり部分のアドレスであるとき、第２のコシパレー
タ四に出力を生じ、チェック用ＣＰＵ ［８１Ｋ ！
２の割込信号を入力するものであり、このときチェック
用ＣＰ Ｕ ｉｌｌ Ｈ異常アドレスアクセスｔ−ドと
なる。＠２のコシパレータ四の判別が不一致のとき、チ
ェック用ＣＰＵ ｉｌｌはメｔリアクセスｔ−ドとなり
、ＷＡＩＴ信号を解除するとともにバッファｔ１０１
ｆｉｌ） （１２１を動作可能としてメ七り（９１）・
・をマイコンパス（７）に接続し、またさらにバッファ
（１３ｉ （１４１（＋荀を不動作にしてメモリ（９１
）・・・からチェック用ＣＰＵ ＋８１を切り離し、マ
イコンパス＋７１ ’ｔ−介してメインＣＰｔＪからメ
七り（９１）・・・に対する通常のアクセス動作を行う
。−万第２のコシパレータ四に出力を生じてチェックｔ
−４１ＣＰＵ ｉｓ）がＦＡ常アドレスアクセス七−ド
になるさ、第２の］シバレータ四に出力か生じ１ここと
あるいけ＠２のコシバし一タα場に出方が生じｔこタイ
ミ′Ｊジからこのときメイ、ｌ／ ＣＰＵがアクセスし
ているアドレスをチェック用ＣＰＵ ＋８１ において
知り、このアドレスに書き込まれるべきであったデータ
が書き込まれている退避用メ七りのアドレスをこのチェ
ック用ＣＰＵ Ｉ８１ ｉ’（おいて出力するものであ
り、これと同時にチェ゛νり用ＣＰＵ ＋８＋はバッフ
ァ叫ＤＩ ｔ＋５１を動作不能としてバッファ（Ｉｌｌ
ＱＪ （１４１を動作可能とすることにより、メモリ
（９１）・・・のデータの入出力及びコツト０−ル信号
の入力をメインＣＰＵ側から、アドレスの入力を予ニッ
ク用ＣＰＵ ＋８＋側から行うようにし、これと同時に
ＷＡＩＴ信号を解除する。このためタイ：／ＣＰＵが設
定してきたアドレスに対して、この正規のアドレスに対
応する退避用メｔり上のアドレスがチェック用ＣＰＵ
＋８＋で自前的に変換して設定され、退避用メモリに対
するアクセスが自助的に行なわれることになるものであ
り、このためメインＣＰＵはあたかも元来の正規のアト
しスのメ七り（９１）・・・をアクセスしているかのよ
うにデータの入出力を行うことができるものである。
をアクセスしてこれに任意のデータを書き込み、その後
このメｔす（９１）のデータを読み出して前回に書き込
んだデータと比較する。この結果、データが一致したな
らメモリ（９１）＃″ｉｉ正常断し、不一致のとき異常
と判断するものであり、異常と判断されたとき、異常と
判断されたメｔり部分のアドレスをチェック用ｃｐｕ
（ｇ）内のメ七り部分に記憶するとともに、予め確保さ
れていＴこメｔり部分［例えばメｔす（９３Ｘ９りの一
部乃至全Ｓ］を退避用メ七りとしてこの退避用メｔりに
、異常を判断され１こメｔり部分に記憶されるべきデー
タを書き込み保存するものであり、退避用メｔりけ例え
ば元来の正規のアドレス１で一定数を加算したアドレス
のメ七りとして構成され、あるいは予め決定されたアド
レス部分として設定されてチェック用ＣＰＵ ＋８１に
８いて異常メｔり部分のアドレスとの対応関係が記憶さ
れているものにより構成されているものであって、いず
れにしろチェック用ＣＰＵ ＋８１により正規のアドレ
スと、このアドレスに元来記憶されるべきであったデー
タの退避用メｔり上のアドレスとの対応関係が把握可能
にしであるものである。上述のようにしてチェック用Ｃ
ＰＵ ｉｌｌは通常時においてメモリチェック前作を常
時繰返している。この伏ＴＩＩＪにおいて、このメモリ
ポート（２１）上のメｔす（９１）・・かメインＣＰＵ
ボードｉｌｌ上のメインＣＰＵからアクセスされると、
第１の］シバレータα樽に出力信号が生じるｆこめ、こ
のｌｌのコンパレータα曖の出力によりチェック用ＣＰ
Ｕ ＋８１ ｖｃ 第１の割込信号が入力される。＠１
の割込信号を入力したチェック用ＯＰυ（８）は異常メ
ｔリアドレスの判別ｔ−ドに切換り、メインＣＰＵに対
しＷＡＩＴ信号を出力するとともに、チェック用ＣＰＵ
（８１内のメ℃り部分に記憶されている異常メｔり部
分のアドレスをチェック用ＣＰＵ ＋８１のアドレス出
力として出力するものであり、この異常メｔり部分のア
ドレスが２以上存在するときは一定の時ｊ岨聞隔で順次
これらの異常メｔり部分のアドレスを出力する。第２の
コンパレータ０樽にこのチェ・υり用ＣＰＵ ＋８１か
ら出力される異常メｔり部分のアトし又とアドレスバス
（４）上のアドレスとが一致するか西かを判別し、一致
したとき縛らメインＣＰＵからのアゲセスアドレスが異
常メｔり部分のアドレスであるとき、第２のコシパレー
タ四に出力を生じ、チェック用ＣＰＵ ［８１Ｋ ！
２の割込信号を入力するものであり、このときチェック
用ＣＰ Ｕ ｉｌｌ Ｈ異常アドレスアクセスｔ−ドと
なる。＠２のコシパレータ四の判別が不一致のとき、チ
ェック用ＣＰＵ ｉｌｌはメｔリアクセスｔ−ドとなり
、ＷＡＩＴ信号を解除するとともにバッファｔ１０１
ｆｉｌ） （１２１を動作可能としてメ七り（９１）・
・をマイコンパス（７）に接続し、またさらにバッファ
（１３ｉ （１４１（＋荀を不動作にしてメモリ（９１
）・・・からチェック用ＣＰＵ ＋８１を切り離し、マ
イコンパス＋７１ ’ｔ−介してメインＣＰｔＪからメ
七り（９１）・・・に対する通常のアクセス動作を行う
。−万第２のコシパレータ四に出力を生じてチェックｔ
−４１ＣＰＵ ｉｓ）がＦＡ常アドレスアクセス七−ド
になるさ、第２の］シバレータ四に出力か生じ１ここと
あるいけ＠２のコシバし一タα場に出方が生じｔこタイ
ミ′Ｊジからこのときメイ、ｌ／ ＣＰＵがアクセスし
ているアドレスをチェック用ＣＰＵ ＋８１ において
知り、このアドレスに書き込まれるべきであったデータ
が書き込まれている退避用メ七りのアドレスをこのチェ
ック用ＣＰＵ Ｉ８１ ｉ’（おいて出力するものであ
り、これと同時にチェ゛νり用ＣＰＵ ＋８＋はバッフ
ァ叫ＤＩ ｔ＋５１を動作不能としてバッファ（Ｉｌｌ
ＱＪ （１４１を動作可能とすることにより、メモリ
（９１）・・・のデータの入出力及びコツト０−ル信号
の入力をメインＣＰＵ側から、アドレスの入力を予ニッ
ク用ＣＰＵ ＋８＋側から行うようにし、これと同時に
ＷＡＩＴ信号を解除する。このためタイ：／ＣＰＵが設
定してきたアドレスに対して、この正規のアドレスに対
応する退避用メｔり上のアドレスがチェック用ＣＰＵ
＋８＋で自前的に変換して設定され、退避用メモリに対
するアクセスが自助的に行なわれることになるものであ
り、このためメインＣＰＵはあたかも元来の正規のアト
しスのメ七り（９１）・・・をアクセスしているかのよ
うにデータの入出力を行うことができるものである。
＠８図は本発明の別の実施例を示すものであって、異常
メｔり部分のアドレス金記瀘する異常アドレス記憶手段
としてステータスレジスタｇ４を設けるとともに、チェ
ック用ＣＰＵ Ｉｇｌにメｔす（９１）・・・の異常を
発見したときにタインＣＰＵに強制割込みをかけるため
の強制割込信号発生機能を設けたものであり、前述の第
２図笑施例回路と同一番号の回路部分は略同−の機能を
行うことになる。
メｔり部分のアドレス金記瀘する異常アドレス記憶手段
としてステータスレジスタｇ４を設けるとともに、チェ
ック用ＣＰＵ Ｉｇｌにメｔす（９１）・・・の異常を
発見したときにタインＣＰＵに強制割込みをかけるため
の強制割込信号発生機能を設けたものであり、前述の第
２図笑施例回路と同一番号の回路部分は略同−の機能を
行うことになる。
かくてチェック用ＣＰＵ （ｓ） Ｆｉ、通常時にメｔ
す（９１）°°・のメモリチェ゛リクを行い、異常メモ
リ部分が発見されるとこの異常メモリ部分のアドレスを
ステータスレジスターに書き込む。次にこの直後又はこ
の後の適宜のタイミンクにチェック用ＣＰＵ １ｉｌｌ
はタイ−ＪＣＰＵに対して強制割込みをかけ、メインＣ
ＰＵはこのステータスレジスタ（社）内の異常メ七り部
分のアドレスをデータとして読みとり、異常メ七り部分
のアドレスをメインＣＰＵにセウトするものであり、こ
のためメインＣＰ［Ｊ Ｈ異常メ七り部分のアトしスを
封鎖し、タイ′ＪＣＰＵが今後この異常メ℃り部分をア
クセスすることがないようにする。
す（９１）°°・のメモリチェ゛リクを行い、異常メモ
リ部分が発見されるとこの異常メモリ部分のアドレスを
ステータスレジスターに書き込む。次にこの直後又はこ
の後の適宜のタイミンクにチェック用ＣＰＵ １ｉｌｌ
はタイ−ＪＣＰＵに対して強制割込みをかけ、メインＣ
ＰＵはこのステータスレジスタ（社）内の異常メ七り部
分のアドレスをデータとして読みとり、異常メ七り部分
のアドレスをメインＣＰＵにセウトするものであり、こ
のためメインＣＰ［Ｊ Ｈ異常メ七り部分のアトしスを
封鎖し、タイ′ＪＣＰＵが今後この異常メ℃り部分をア
クセスすることがないようにする。
一方常時メ℃りチェ゛シク助作を行っているチェック用
ＣＰＵｆＪｌ）Ｆｉ、 ｎ述の実施例と同様にして、第
１のコンパレータ端出力でチェック用ＣＰＵ ＋８＋に
割込みがかけられたとき、チェック用ＣＰＵ （Ｉｌｌ
ｉｊメモリアクセスｔ−ドとなる。このためバッファ
（伺（川（Ｉ２１が１１作可能になるとともにバッファ
ｌｌ：１ （１４１１Ｊ勾が前作不能となり、マイコン
パス（７）を介したメインＣＰＵからのメｔす（９１）
・・・へのアクセスが行なわれることになる。
ＣＰＵｆＪｌ）Ｆｉ、 ｎ述の実施例と同様にして、第
１のコンパレータ端出力でチェック用ＣＰＵ ＋８＋に
割込みがかけられたとき、チェック用ＣＰＵ （Ｉｌｌ
ｉｊメモリアクセスｔ−ドとなる。このためバッファ
（伺（川（Ｉ２１が１１作可能になるとともにバッファ
ｌｌ：１ （１４１１Ｊ勾が前作不能となり、マイコン
パス（７）を介したメインＣＰＵからのメｔす（９１）
・・・へのアクセスが行なわれることになる。
本＠引は上述のように構成したものであるから、メモリ
ポート内部で自己診断時にメｔりのチェックを行うこと
ができるようになり、多数のメｔりを有するマイクロコ
ンビ１−タシステムにおいてタイ−，ｃｐｕの負担を増
大することなく確実なメモリチェックを行うことができ
、前作の信頼性を大巾に向上できる効果を有するもので
ある。
ポート内部で自己診断時にメｔりのチェックを行うこと
ができるようになり、多数のメｔりを有するマイクロコ
ンビ１−タシステムにおいてタイ−，ｃｐｕの負担を増
大することなく確実なメモリチェックを行うことができ
、前作の信頼性を大巾に向上できる効果を有するもので
ある。
粥１図はマイクロコンピュータシステムの概略ブロック
図、＠２図は本発明の＠ｌの実施例のブロック図、第８
図は同上の他の実施例のブロック図であり、（２１）・
・・けメモリポート、（７）はマイ］−Ｊバス、＋８１
汀チェック用ｃｐｖ 、（９１）・・・はメ℃す、す
ηｌＪアトＬｚス紀憧部、Ｍｕ＠１（１）］？ｙ八Ｌ／
へ９．０ｍは第２の〕ンノ〜レータである。 代坤人 弁理士 石 １）長 七
図、＠２図は本発明の＠ｌの実施例のブロック図、第８
図は同上の他の実施例のブロック図であり、（２１）・
・・けメモリポート、（７）はマイ］−Ｊバス、＋８１
汀チェック用ｃｐｖ 、（９１）・・・はメ℃す、す
ηｌＪアトＬｚス紀憧部、Ｍｕ＠１（１）］？ｙ八Ｌ／
へ９．０ｍは第２の〕ンノ〜レータである。 代坤人 弁理士 石 １）長 七
Claims (2)
- （１） 共通のマイクンバスに接続されるメｔリポート
に、こび〕メメモリードにおけるメ七りチェック１作を
制御するチェック用ＣＰＵと、メモリ、のアトしス、デ
ータ、］シトＯ−Ｌ信号等の入出力ｔマイＤ”ｉバス側
か６チエツク用ＣＰＵ側に切換える切換手段と、このメ
モリホード上に搭載されたメｔりの全アドレスを記憶す
るアトしス記［８と、メインＣＰＵからアクセスされＴ
こアドレスが上記アドレス記憶部に記憶されたアドレス
中に含まれるか否かを判別しその出力によりチェック用
ＣＰυに−ＡＩの割込信号を入力する１ｇ１のコシパレ
ータと、チェック用ＣＰＵによるメｔりチェ・ツクによ
り検出されｆこ異常メｔす６１９分のアトしスを記憶す
る異常アドレス記憶手段とを設け、通常時にメｔりへの
入出力を予ｌ・ツク用ＣＩ”Ｕ ＠Ｊに切換接続してメ
モリチェ・νり１１１１作會行５とともにこのメモリチ
ェ゛νり創作により検出された異常メ七り部分のアドレ
スを異常アドレス記憶手段に記憶し、第１のコシパレー
タ出力によりチェ・ツク用ＣＰＵ Ｋ ＠ １の割込信
号が入力されＴこときメｔりへの入出力倉マイコンパス
＠に接続してメインＣＰ［ＪからのＸｉアトしス記憶手
段に記憶さまたアトしスを除くアドレスカメ℃りに対す
るア′クセスを行うようにして成ることを特徴とするメ
七り手工゛ツク回路。 - （２） 異常アドレス記憶手段に記憶されたアドレス
中にメインＣＰＵからアクセスされたアトしスが含まｔ
しるか否かを判別しその出力によりチェック用ＣＰＵに
＠２の割込信号を入力する第２の］ンハ、−夕を設け、
チェック用ＣＰＵ Ｋ誹るメモリチェック時にメｔり異
常が検出されたときその異イメｔり部分のアドレスを異
常アドレス記憶手段に記憶するとともにこの異常メｔり
部分に記憶されるべきデータを退避用メｔりに記憶し、
チェック用ｃ、’ｉ”Ｕ Ｋ ＠’ ２の割込信号か人
力さ７″ＩＴこときチェック用ＣＰＵ ｉ異常アドレス
アクセス七−ドに設定［２、子■・ツク用ＣＰＬＩにマ
イ−１ンバスからのアクセスアドレスを入力してこのア
クセスアドレスをチェック用ＣＰＬＩで退避ＩＨメｔリ
ッツアドレスに変換し、チェック用ＣＰＵによりアクセ
スされた退避用メ七り都のデータケマイコンバス側に送
出するように１７で収ること倉持倣とする特許請求ｑ＞
範囲８１項記載リメしりチェック回路。 １３１ チェ゛ンク用ＣＰＵがメｔり異常ｔ″横出Ｔ
こときこのチェ・νり用ＣＰＵよりメイ−，ＣＰＵ Ｋ
強制割込みをかけるようにするとともに、この強ＩＪ割
込み？かけらｎｒこメインＣＰＵにより異常アドレス記
憶手段に記憶さｔ］ｒこデータに直接読み出せるように
し、メインＣＰＵにおける異常アドレス記憶手段に記憶
さノ１１こアドレスに対するアクセス全自己自身で抑制
するようにして成る乙と會持徽とする特許請求の範囲第
１項記載・″ツメｔリチェック回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054135A JPS58171795A (ja) | 1982-03-31 | 1982-03-31 | メモリチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054135A JPS58171795A (ja) | 1982-03-31 | 1982-03-31 | メモリチエツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58171795A true JPS58171795A (ja) | 1983-10-08 |
Family
ID=12962130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054135A Pending JPS58171795A (ja) | 1982-03-31 | 1982-03-31 | メモリチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171795A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262162A (ja) * | 1986-05-09 | 1987-11-14 | Hitachi Ltd | 半導体メモリ装置の欠陥救済方法 |
| JPH0496891A (ja) * | 1990-08-13 | 1992-03-30 | Matsushita Electric Ind Co Ltd | メモリーカード |
-
1982
- 1982-03-31 JP JP57054135A patent/JPS58171795A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262162A (ja) * | 1986-05-09 | 1987-11-14 | Hitachi Ltd | 半導体メモリ装置の欠陥救済方法 |
| JPH0496891A (ja) * | 1990-08-13 | 1992-03-30 | Matsushita Electric Ind Co Ltd | メモリーカード |
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