JPS60163135A - デ−タバスチエツク方式 - Google Patents
デ−タバスチエツク方式Info
- Publication number
- JPS60163135A JPS60163135A JP59019108A JP1910884A JPS60163135A JP S60163135 A JPS60163135 A JP S60163135A JP 59019108 A JP59019108 A JP 59019108A JP 1910884 A JP1910884 A JP 1910884A JP S60163135 A JPS60163135 A JP S60163135A
- Authority
- JP
- Japan
- Prior art keywords
- error
- mask
- circuit
- error detection
- case
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、記憶装置と論理装置とを結ぶデータバスのチ
ェック方式に関する。
ェック方式に関する。
従来技術と問題点
情報処理装置の論理装置（ｃｐｔｎ、Ｅ記憶装置（ＭＥ
Ｍ）を結ぶデータバスにはエラーが何処で発生したかを
検知可能とするために記憶装置側と論理装置側の両方に
誤り検出、訂正回路を設ける方式がある。図面はこの種
のデータバスの一例を示す。この図で１０はメモリ （
外部記憶装置）、３１〜３ｍは論理装置の各種データレ
ジスタ、ＤＢはこれらを結ぶデータバスである。データ
バスＤＢの記憶装置側には読出し情報のパリティチェッ
カ１４が接続され、また論理装置側には誤り検出訂正回
路１８が接続される。
Ｍ）を結ぶデータバスにはエラーが何処で発生したかを
検知可能とするために記憶装置側と論理装置側の両方に
誤り検出、訂正回路を設ける方式がある。図面はこの種
のデータバスの一例を示す。この図で１０はメモリ （
外部記憶装置）、３１〜３ｍは論理装置の各種データレ
ジスタ、ＤＢはこれらを結ぶデータバスである。データ
バスＤＢの記憶装置側には読出し情報のパリティチェッ
カ１４が接続され、また論理装置側には誤り検出訂正回
路１８が接続される。
パリティチェ、力１４及び又は誤り検出訂正回路１８が
エラーを検出すると割込め処理に入いる。
エラーを検出すると割込め処理に入いる。
そこでメモリ１０の同し番地を連続してアクセスし該番
地にハードエラーがあるような場合は連続してエラーが
発生し、つれて割込み処理も連続して発生し、情報処理
装置本来の処理は止まることになる。これを避けるため
従来方式ではエラー検出回数を計数し、それが所定数に
達すると割込み要求信号回路をマスクして割込みがか＼
らないようにしている。しかしこの方式では、マスク（
多はエラーが検出されてもそれは受付けられないという
不都合がある。
地にハードエラーがあるような場合は連続してエラーが
発生し、つれて割込み処理も連続して発生し、情報処理
装置本来の処理は止まることになる。これを避けるため
従来方式ではエラー検出回数を計数し、それが所定数に
達すると割込み要求信号回路をマスクして割込みがか＼
らないようにしている。しかしこの方式では、マスク（
多はエラーが検出されてもそれは受付けられないという
不都合がある。
エラー検知されてもそのエラーの原因は種々様々であり
、例えばパリティチェッカ１４それ自身が故障になって
もエラーとなる。しかもこの場合は連続してエラー検出
される（順向があるが、データハ゛スＤＢ中のデータが
エラーであるのではない。
、例えばパリティチェッカ１４それ自身が故障になって
もエラーとなる。しかもこの場合は連続してエラー検出
される（順向があるが、データハ゛スＤＢ中のデータが
エラーであるのではない。
誤り検出訂正回路１８それ自身に障害が発生した場合も
同様である。このような場合は故障したパリティチェッ
カ１４又は誤り検出訂正回路１８の割込み信号発生回路
をマスクするのがよく （マスクしないとログデータは
同じデータで埋められてしまう）、両方のそれをマスク
する必要はない。
同様である。このような場合は故障したパリティチェッ
カ１４又は誤り検出訂正回路１８の割込み信号発生回路
をマスクするのがよく （マスクしないとログデータは
同じデータで埋められてしまう）、両方のそれをマスク
する必要はない。
またラフ１−エラーの場合は連続することはまずないか
ら、敢えてマスクするには及ばない。
ら、敢えてマスクするには及ばない。
発明の目的
本発明はか−る観点からなされたもので、エラーが検知
されたらそのエラー検知の内容に応して適切なマスキン
グを行ない、連続する割込み信号の発生で情報処理装置
が本来の処理を中断されることなく、かつ誤り検出、訂
正回路の機能を可及的に失なうことがないようにしよう
とするものである。
されたらそのエラー検知の内容に応して適切なマスキン
グを行ない、連続する割込み信号の発生で情報処理装置
が本来の処理を中断されることなく、かつ誤り検出、訂
正回路の機能を可及的に失なうことがないようにしよう
とするものである。
発明の構成
本発明は記憶装置と論理装置を結び、記憶装置側及び論
理装置側に誤り検出、訂正回路を備えるデータバスのエ
ラーチェック方式において、該記憶装置側及び論理装置
側の誤り検出、訂正回路にそれぞれ誤り検出時に出力さ
れる論理装置又は診断処理装置への割込み要求信号をマ
スクする回路を設け、該マスク回路を、前記誤り検出、
訂正回路の出力状態の組合せに従ってオンオフ制御する
ことを特徴とするが、次に実施例につきこれを説明する
。
理装置側に誤り検出、訂正回路を備えるデータバスのエ
ラーチェック方式において、該記憶装置側及び論理装置
側の誤り検出、訂正回路にそれぞれ誤り検出時に出力さ
れる論理装置又は診断処理装置への割込み要求信号をマ
スクする回路を設け、該マスク回路を、前記誤り検出、
訂正回路の出力状態の組合せに従ってオンオフ制御する
ことを特徴とするが、次に実施例につきこれを説明する
。
発明の実施例
再び図面を参照するに、前述のように１０はメモリ、３
１〜３ ｒｎは論理装置のデータレジスタ、ＤＢはこれ
らを結ふデータバスである。データバスＤＢの記１．９
装置側にはパリティチェッカ１４が、また論理装置側に
は誤り検出訂正回路１８が接続される。記憶装置と論理
装置とは別装置又は別口ツカ−のものであり、ｎビット
（ｎ本）のデータバスＤＢはこれら別装置又は別口ツカ
−の記憶装置と論理装置を結ぶ。１２は読出し情報レジ
スタ、１６はパリティエラーレジスタ、２２はＥＣＣシ
ンドロームし・ジスタ、２０は排他オアゲートである。
１〜３ ｒｎは論理装置のデータレジスタ、ＤＢはこれ
らを結ふデータバスである。データバスＤＢの記１．９
装置側にはパリティチェッカ１４が、また論理装置側に
は誤り検出訂正回路１８が接続される。記憶装置と論理
装置とは別装置又は別口ツカ−のものであり、ｎビット
（ｎ本）のデータバスＤＢはこれら別装置又は別口ツカ
−の記憶装置と論理装置を結ぶ。１２は読出し情報レジ
スタ、１６はパリティエラーレジスタ、２２はＥＣＣシ
ンドロームし・ジスタ、２０は排他オアゲートである。
メモリ１０から読出されたｎビットのデータはレジスタ
１２にセットされ、その出力が記憶装置側のパリティチ
ェッカ１４によりパリティチェックされ、またデータバ
スを介し伝送されて論理装置側の誤り検出訂正回路１８
によりエラー検出され、小数ヒント例えば１ビツトエラ
ーなら訂正される。排他オアゲート２０はこの誤り訂正
を行なうもので、図面では１個のみ示すが実際にはハス
幅だけ（ｎｌ［１ｉｌ）設けられる。論理装置側へ送ら
れたデータは排他オアゲート２０を通ったのちデータレ
ジスタ３１〜３ｍのどれか、例えばそれが演算に使われ
るデータであれば演算回路用レジスタヘセットされる。
１２にセットされ、その出力が記憶装置側のパリティチ
ェッカ１４によりパリティチェックされ、またデータバ
スを介し伝送されて論理装置側の誤り検出訂正回路１８
によりエラー検出され、小数ヒント例えば１ビツトエラ
ーなら訂正される。排他オアゲート２０はこの誤り訂正
を行なうもので、図面では１個のみ示すが実際にはハス
幅だけ（ｎｌ［１ｉｌ）設けられる。論理装置側へ送ら
れたデータは排他オアゲート２０を通ったのちデータレ
ジスタ３１〜３ｍのどれか、例えばそれが演算に使われ
るデータであれば演算回路用レジスタヘセットされる。
図面では省略しているが排他オアゲート２０の出力側に
はマルチプレクサがあり、メモリ側から送られてきたデ
ータが演算用データかアドレス用かなどの種別に応じて
当該データを各々のレジスタへ転送する。
はマルチプレクサがあり、メモリ側から送られてきたデ
ータが演算用データかアドレス用かなどの種別に応じて
当該データを各々のレジスタへ転送する。
パリティチェッカ１４でパリティエラーが検出されると
レジスタ１６にそれがセントされ、同様に誤り検出訂正
回路１８でエラーが検出、訂正されるとその結果がレジ
スタ２２にセントされる。
レジスタ１６にそれがセントされ、同様に誤り検出訂正
回路１８でエラーが検出、訂正されるとその結果がレジ
スタ２２にセントされる。
これらのレジスタ１６．２２は論理装置（ＣＰ Ｕ）又
は診断処理装置（ＳＶＰ）の割込制御部（図示しない）
に接続されており、レジスタ１６．２２にエラー信号が
セントされると割込み処理（エラー処理ルーヂンに入っ
ての、割込み原因の収集、解析、及び必要情報のロギン
グ処理なと）が行なわれる。従来方式ではレジスタ１６
．２２のいずれか一方にでもエラーがセ、ｌ−されれば
割込め処理が行なわれ、パリティチェッカ１４又は誤り
検出訂正回路１日それ自身の故障などデータ誤りには関
係のない障害でもエラー処理割込みが連続して発生ずる
不都合があった。またこれを避けるべく、エラー検知数
をカウントしてそれが所定時間内に所定数に達するとエ
ラーによる割込み処理をマスクすると、その後のエラー
受付け、その処理は不可能になる欠点があった。
は診断処理装置（ＳＶＰ）の割込制御部（図示しない）
に接続されており、レジスタ１６．２２にエラー信号が
セントされると割込み処理（エラー処理ルーヂンに入っ
ての、割込み原因の収集、解析、及び必要情報のロギン
グ処理なと）が行なわれる。従来方式ではレジスタ１６
．２２のいずれか一方にでもエラーがセ、ｌ−されれば
割込め処理が行なわれ、パリティチェッカ１４又は誤り
検出訂正回路１日それ自身の故障などデータ誤りには関
係のない障害でもエラー処理割込みが連続して発生ずる
不都合があった。またこれを避けるべく、エラー検知数
をカウントしてそれが所定時間内に所定数に達するとエ
ラーによる割込み処理をマスクすると、その後のエラー
受付け、その処理は不可能になる欠点があった。
そこで本発明では割込みマスク回路をエラー検出回路１
４’、１８毎に設け、エラー検出の状態に応じて論理装
置又は診断処理装置に該マスクのオンオフを適切に制御
させ、これによりエラー処理の効率化及びその後の故障
箇所探索の有効化を図るものである。
４’、１８毎に設け、エラー検出の状態に応じて論理装
置又は診断処理装置に該マスクのオンオフを適切に制御
させ、これによりエラー処理の効率化及びその後の故障
箇所探索の有効化を図るものである。
マスク及びその制御回路は例えば点線で示すようにゲー
ト回路２４およびフリップフロップ回路２６で構成でき
る。即ちフリップフロップ回路２６をセントしてそのＱ
出力をＨ（ハイ）レベルにすればゲート２４は閉じ、レ
ジスタ１６の出力は前記割込み制御部へ送られない。レ
ジスタ２２の出力側にも図示しないが同様回路を設ける
。これケース１の場合は回路１４．１８ともエラーを検
出しないので対象外であり、割込めは発生しない。ケー
ス２の場合は誤り検出訂正回路１８のめエラーを検出し
たのでエラー原因としては論理装置内のハスＤＢの障害
または誤り検出訂正回路１８それ自身の障害が考えられ
、この場合はハードエラーなので連続してエラーが発生
することが予想され、当該割込み処理系のマスクＭＫ２
は直ちに閉しく最初のレジスタ２２のエラー信号は通す
が２回目以降のそれは通さない）、必要情報を収集する
。ケース３の場合はパリティチェッカ１４のみエラー検
出したので該チェッカそれ自身のハードエラーと考えら
れ、この場合もエラーは連続して発生することが予想さ
れるので当該割込み処理系のマスクＭＫＩを直ちに閉じ
る。最後にケース４の場合は、回路１４と１８の両方が
エラー検出したのでこの場合はメモリ１０、レジスフ１
２等の各部のハードエラーの外にメモリ記憶内容のエラ
ー（ソフトエラー）が考えられ、ラフ１〜エラーなら連
続することはないのでまた少数ピノｌ−エラーなら誤り
検出訂正回路１８で訂正できてその後格別支障はないの
で直ちにはマスクＭＫ１．ＭＫ２を閉じず、適当回数割
込みを挙げてエラー処理し、それでもエラー発生が止ま
らない場合はハードエラーかも知れないので両方のマス
クＭＫ１゜ＭＫ２を閉じる。表ではマスクを閉じること
をオン、開いたま＼にしておくことをオフで示した。
ト回路２４およびフリップフロップ回路２６で構成でき
る。即ちフリップフロップ回路２６をセントしてそのＱ
出力をＨ（ハイ）レベルにすればゲート２４は閉じ、レ
ジスタ１６の出力は前記割込み制御部へ送られない。レ
ジスタ２２の出力側にも図示しないが同様回路を設ける
。これケース１の場合は回路１４．１８ともエラーを検
出しないので対象外であり、割込めは発生しない。ケー
ス２の場合は誤り検出訂正回路１８のめエラーを検出し
たのでエラー原因としては論理装置内のハスＤＢの障害
または誤り検出訂正回路１８それ自身の障害が考えられ
、この場合はハードエラーなので連続してエラーが発生
することが予想され、当該割込み処理系のマスクＭＫ２
は直ちに閉しく最初のレジスタ２２のエラー信号は通す
が２回目以降のそれは通さない）、必要情報を収集する
。ケース３の場合はパリティチェッカ１４のみエラー検
出したので該チェッカそれ自身のハードエラーと考えら
れ、この場合もエラーは連続して発生することが予想さ
れるので当該割込み処理系のマスクＭＫＩを直ちに閉じ
る。最後にケース４の場合は、回路１４と１８の両方が
エラー検出したのでこの場合はメモリ１０、レジスフ１
２等の各部のハードエラーの外にメモリ記憶内容のエラ
ー（ソフトエラー）が考えられ、ラフ１〜エラーなら連
続することはないのでまた少数ピノｌ−エラーなら誤り
検出訂正回路１８で訂正できてその後格別支障はないの
で直ちにはマスクＭＫ１．ＭＫ２を閉じず、適当回数割
込みを挙げてエラー処理し、それでもエラー発生が止ま
らない場合はハードエラーかも知れないので両方のマス
クＭＫ１゜ＭＫ２を閉じる。表ではマスクを閉じること
をオン、開いたま＼にしておくことをオフで示した。
発明の詳細
な説明したように本発明では、記憶装置と論理装置とを
結ぶデータバスの記憶装置側及び論理装置側に設けた誤
り検出訂正回路に、該回路からの論理装置又は診断処理
装置への割込み要求信号をマスクする回路を該誤り検出
訂正を回路の個々に独立に設け、これらの誤り検出訂正
回路の状態に応じてマスク回路を適切にオンオフ制御す
るようにしたので、エラー処理のための割込みが連続し
て情報処理装置がその本来の処理を中断させられること
がなく、しかもエラー処理は可及的に忠実に行なわれ−
でマスク後の故障箇所探索が容易になる、などの利点が
得られる。
結ぶデータバスの記憶装置側及び論理装置側に設けた誤
り検出訂正回路に、該回路からの論理装置又は診断処理
装置への割込み要求信号をマスクする回路を該誤り検出
訂正を回路の個々に独立に設け、これらの誤り検出訂正
回路の状態に応じてマスク回路を適切にオンオフ制御す
るようにしたので、エラー処理のための割込みが連続し
て情報処理装置がその本来の処理を中断させられること
がなく、しかもエラー処理は可及的に忠実に行なわれ−
でマスク後の故障箇所探索が容易になる、などの利点が
得られる。
図面は本発明の実施例を示すブロック図である。
図で１０はメモリ、３１〜３ｍは論理装置のデータレジ
スタ、ＤＢはデータバス、１４．１８は誤り検出、訂正
回路、ＭＫｌ、ＭＫ２はマスク回路である。
スタ、ＤＢはデータバス、１４．１８は誤り検出、訂正
回路、ＭＫｌ、ＭＫ２はマスク回路である。
Claims (1)
- 【特許請求の範囲】 記憶装置と論理装置を結び、記憶装置側及び論理装置側
に誤り検出、訂正回路を備えるデータバスのエラーチェ
ック方式において、 該記憶装置側及び論理装置側の誤り検出、訂正回路にそ
れぞれ誤り検出時に出力される論理装置又は診断処理装
置への割込み要求信号をマスクする回路を設け、該マス
ク回路を、前記誤り検出、訂正回路の出力状態の組合せ
に従ってオンオフ制御することを特徴としたデータバス
チェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019108A JPS60163135A (ja) | 1984-02-03 | 1984-02-03 | デ−タバスチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019108A JPS60163135A (ja) | 1984-02-03 | 1984-02-03 | デ−タバスチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60163135A true JPS60163135A (ja) | 1985-08-26 |
Family
ID=11990281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59019108A Pending JPS60163135A (ja) | 1984-02-03 | 1984-02-03 | デ−タバスチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60163135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4940281A (en) * | 1987-11-18 | 1990-07-10 | Mazda Motor Corporation | Front body structure of vehicle |
| JPH04256802A (ja) * | 1991-02-08 | 1992-09-11 | Fanuc Ltd | ロボットシステム |
-
1984
- 1984-02-03 JP JP59019108A patent/JPS60163135A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4940281A (en) * | 1987-11-18 | 1990-07-10 | Mazda Motor Corporation | Front body structure of vehicle |
| JPH04256802A (ja) * | 1991-02-08 | 1992-09-11 | Fanuc Ltd | ロボットシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6235704B2 (ja) | ||
| US4761783A (en) | Apparatus and method for reporting occurrences of errors in signals stored in a data processor | |
| JPS60163135A (ja) | デ−タバスチエツク方式 | |
| JPH01133163A (ja) | １ビット反転エラーの処理方式 | |
| JPS62242258A (ja) | 記憶装置 | |
| JPS62293441A (ja) | デ−タ出力方式 | |
| JPH03132829A (ja) | パリテイ検査システム | |
| JP2704062B2 (ja) | 情報処理装置 | |
| JPH04171550A (ja) | キャッシュメモリ | |
| JPS5866102A (ja) | シ−ケンス制御装置 | |
| JPH05265790A (ja) | マイクロプロセッサ装置 | |
| JPS592050B2 (ja) | 信号母線障害検出方式 | |
| JPH05225070A (ja) | メモリ装置 | |
| JPH04362757A (ja) | バス障害検出方式 | |
| JPS59148197A (ja) | メモリ装置 | |
| GB2158622A (en) | Computer controlled systems | |
| JPH08161150A (ja) | 電子計算装置 | |
| JPH03189736A (ja) | 選択回路の障害検出方式 | |
| JPH02278342A (ja) | マイクロコンピュータ | |
| JPS6155742A (ja) | エラ−検出方式 | |
| JPH02278343A (ja) | 診断方式 | |
| JPH05127933A (ja) | 故障検出回路 | |
| JPS61269738A (ja) | デ−タ処理回路 | |
| JPS584446A (ja) | マイクロプログラム制御装置 | |
| JPS6325380B2 (ja) |