JPH03132829A - パリテイ検査システム - Google Patents
パリテイ検査システムInfo
- Publication number
- JPH03132829A JPH03132829A JP2263249A JP26324990A JPH03132829A JP H03132829 A JPH03132829 A JP H03132829A JP 2263249 A JP2263249 A JP 2263249A JP 26324990 A JP26324990 A JP 26324990A JP H03132829 A JPH03132829 A JP H03132829A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- signal
- interrupt
- error
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007689 inspection Methods 0.000 title claims abstract 6
- 230000000694 effects Effects 0.000 claims description 3
- 238000012360 testing method Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
- 230000004913 activation Effects 0.000 claims 1
- 230000006870 function Effects 0.000 claims 1
- 230000000977 initiatory effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006266 hibernation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はデータ処理の分野に関し、さらに具体的には、
バンク式メモリを有するパーソナル・フンピユータで、
パリテイ・エラーが発生したバンクを指示するのに有用
なパリテイ・エラー標識の改良に関するものである。
バンク式メモリを有するパーソナル・フンピユータで、
パリテイ・エラーが発生したバンクを指示するのに有用
なパリテイ・エラー標識の改良に関するものである。
Ｂ、従来の技術
パリティ検査はデータ伝送の際にエラーを検出するため
の周知の方法である。そのような方法によれば、パリテ
ィ・ビットを含むビットの合計数が奇数または偶数の合
計として維持されるように、パリティ・ビットが２進数
字のパケット、たとえば、バイトに付加され、あるいは
付加されない。
の周知の方法である。そのような方法によれば、パリテ
ィ・ビットを含むビットの合計数が奇数または偶数の合
計として維持されるように、パリティ・ビットが２進数
字のパケット、たとえば、バイトに付加され、あるいは
付加されない。
パケットが伝送されるとき、ビットの合計数がカウント
され、合計が予想通り奇数または偶数でない場合は、パ
リテイ・エラーが発生したことになる。最近の高性能パ
ーソナル・コンピュータは３２ビツト幅のメモリ・デー
タ経路を有し、この経路では、データは４つの８ビツト
・バイトとして配列され、各バイトが１つのパリティ・
ビットと関連づけられる。パリティ検査回路がデータ経
路に接続され、パリテイ・エラーを検出すると、フリッ
プ・フロップをラッチアップする信号を送って、フリッ
プ・フロップにパリテイ・エラー信号を発生させる。パ
リテイ・エラー信号によってハードウェア割込みがプロ
セッサに送られ、ソフトウェア割込み処理ルーチンはエ
ラーを分析し、エラー・コードを表示装置上に表示し、
コンピュータの動作を停止する。
され、合計が予想通り奇数または偶数でない場合は、パ
リテイ・エラーが発生したことになる。最近の高性能パ
ーソナル・コンピュータは３２ビツト幅のメモリ・デー
タ経路を有し、この経路では、データは４つの８ビツト
・バイトとして配列され、各バイトが１つのパリティ・
ビットと関連づけられる。パリティ検査回路がデータ経
路に接続され、パリテイ・エラーを検出すると、フリッ
プ・フロップをラッチアップする信号を送って、フリッ
プ・フロップにパリテイ・エラー信号を発生させる。パ
リテイ・エラー信号によってハードウェア割込みがプロ
セッサに送られ、ソフトウェア割込み処理ルーチンはエ
ラーを分析し、エラー・コードを表示装置上に表示し、
コンピュータの動作を停止する。
システムの性能を向上させるため、データがそれぞれ３
２ビツトの奇数／偶数ダブルワードとしてメモリに記憶
されるように構成された、６４ビツトのバンク式メモリ
としてメモリを構成することができる。各メモリ・アク
セス時に、−度に６４ビツトについてパリティが読み取
られて検査され、エラーは特定のメモリー・バンク・モ
ジュール、またはフィールド交換可能モジュールに帰属
させることができない。エラーを、そのエラーが発生し
たバンクに帰属できることが望ましい。
２ビツトの奇数／偶数ダブルワードとしてメモリに記憶
されるように構成された、６４ビツトのバンク式メモリ
としてメモリを構成することができる。各メモリ・アク
セス時に、−度に６４ビツトについてパリティが読み取
られて検査され、エラーは特定のメモリー・バンク・モ
ジュール、またはフィールド交換可能モジュールに帰属
させることができない。エラーを、そのエラーが発生し
たバンクに帰属できることが望ましい。
既知の従来技術はこの問題を認識しているが、その解決
策は本発明によって提供される解決策よりも複雑かつ費
用がかかる。従来技術では、パリティ検査回路は、やは
り各バンクに関連づけられる何らかの追加のハードウェ
アと共に、各メモリ・バンクに関連づけられている。そ
のような従来技術の例には次のものがある。ＩＢＭテク
ニカル・ディスクロージャ・プルテン、Ｖｏｌ、２０、
Ｎｏ、ＩＩＢ、１９７８年４月、ｐｌｌ）、４８３８及
び４８３４は、複数のモジュールがそれぞれパリティ検
査回路及びカウンタに信号を送るようになっている「マ
イクロコードの保全性検査」を開示している。それらの
モジュールは、データ・ビット及ヒバリティ・ビットに
加えてカウント・フィールドを記憶する。１ビツト・エ
ラーはパリティ検査によって検出され、２ビツト・エラ
ーはカウントによって検出される。この論文は、「どの
モジュールが故障したかを判定することは容易である」
と示唆しているが、それがどのように行なわれるかにつ
いては明確に記載していない。
策は本発明によって提供される解決策よりも複雑かつ費
用がかかる。従来技術では、パリティ検査回路は、やは
り各バンクに関連づけられる何らかの追加のハードウェ
アと共に、各メモリ・バンクに関連づけられている。そ
のような従来技術の例には次のものがある。ＩＢＭテク
ニカル・ディスクロージャ・プルテン、Ｖｏｌ、２０、
Ｎｏ、ＩＩＢ、１９７８年４月、ｐｌｌ）、４８３８及
び４８３４は、複数のモジュールがそれぞれパリティ検
査回路及びカウンタに信号を送るようになっている「マ
イクロコードの保全性検査」を開示している。それらの
モジュールは、データ・ビット及ヒバリティ・ビットに
加えてカウント・フィールドを記憶する。１ビツト・エ
ラーはパリティ検査によって検出され、２ビツト・エラ
ーはカウントによって検出される。この論文は、「どの
モジュールが故障したかを判定することは容易である」
と示唆しているが、それがどのように行なわれるかにつ
いては明確に記載していない。
特開昭５６−１９５９３号公報には、２つのメモリ・バ
ンクからの２つのパリティ検査回路が状況表示レジスタ
に信号を供給するように構成された「メモリのパリティ
・チエツク処理方式」が記載されている。検査回路から
の結果は、それぞれ状況表示レジスタ上で別々に報告さ
れ、次にプロセッサはレジスタの内容に基づいて何らか
の処置を取ることができる。個別報告の詳細は開示され
ていない。
ンクからの２つのパリティ検査回路が状況表示レジスタ
に信号を供給するように構成された「メモリのパリティ
・チエツク処理方式」が記載されている。検査回路から
の結果は、それぞれ状況表示レジスタ上で別々に報告さ
れ、次にプロセッサはレジスタの内容に基づいて何らか
の処置を取ることができる。個別報告の詳細は開示され
ていない。
米国特許第４８０９２７６号は、メモリ・バンク、及び
各バンクと関連するエラー検出訂正回路を有する「メモ
リ障害検出装置」を開示している。
各バンクと関連するエラー検出訂正回路を有する「メモ
リ障害検出装置」を開示している。
カウンタも各バンクに関連づけられており、行なわれた
訂正の数を記録する。プロセッサは周期的にカウンタを
ポーリングし、メモリ・ボードを交換すべしとのメツセ
ージを発生する。
訂正の数を記録する。プロセッサは周期的にカウンタを
ポーリングし、メモリ・ボードを交換すべしとのメツセ
ージを発生する。
Ｃ０発明が解決しようとする課題
本発明の一目的は、エラーが発生したバンクを容易に識
別することが可能な、バンク式メモリ・システム用の簡
単で安価なパリティ検査を提供することである。
別することが可能な、バンク式メモリ・システム用の簡
単で安価なパリティ検査を提供することである。
本発明の他の目的は、どのバンクがパリテイ・エラーを
発生したか指示するために各バンクに関連するハードウ
ェアを二重にする必要のない、２バンク・メモリ・シス
テム用の簡単で安価なパリティ検査を提供することであ
る。
発生したか指示するために各バンクに関連するハードウ
ェアを二重にする必要のない、２バンク・メモリ・シス
テム用の簡単で安価なパリティ検査を提供することであ
る。
００課題を解決するための手段
要約すると、本発明によれば、メモリは、２つのバンク
を有し、そのそれぞれが、パリテイ・エラーが発生した
とき割込みを引き起こす２つのパリティ検査回路に接続
されている。一方の回路はさらに、レジスタ中に検査ビ
ットをセットする働きをする。割込みが生じたときは、
割込み処理ルーチンが検査ビットの状況を判定し、どの
バンクがエラーを引き起こしたかを示すメツセージを供
給する。
を有し、そのそれぞれが、パリテイ・エラーが発生した
とき割込みを引き起こす２つのパリティ検査回路に接続
されている。一方の回路はさらに、レジスタ中に検査ビ
ットをセットする働きをする。割込みが生じたときは、
割込み処理ルーチンが検査ビットの状況を判定し、どの
バンクがエラーを引き起こしたかを示すメツセージを供
給する。
本発明のその他の目的及び利点は、添付の図面を参照し
て行なう以下の説明から明らかであろう。
て行なう以下の説明から明らかであろう。
Ｅ、実施例
図面を参照すると、パーソナル・コンピュータは、２つ
のパリティ検査装置１６及び１８を介して、２つのメモ
リ・バンク１２及び１４から成る主メモリに接続された
マイクロプロセッサ１０を含む。メモリ制御装置２０は
、主メモリの動作を制御するため、マイクロプロセッサ
及びメモリ・バンクに接続されている。パリティ検査装
置は通常の方式で働き、それによりパリテイ・エラーが
検出されたとき、パリテイ・エラー信号を発生する働き
をする。
のパリティ検査装置１６及び１８を介して、２つのメモ
リ・バンク１２及び１４から成る主メモリに接続された
マイクロプロセッサ１０を含む。メモリ制御装置２０は
、主メモリの動作を制御するため、マイクロプロセッサ
及びメモリ・バンクに接続されている。パリティ検査装
置は通常の方式で働き、それによりパリテイ・エラーが
検出されたとき、パリテイ・エラー信号を発生する働き
をする。
２つのラッチ、すなわち、フリップ・フロップ２２及び
２４は、２人力ＯＲ回路２６の入力に接続された出力線
２８及び３０を有する。これらの出力線はまたそれぞれ
ラッチのクリア入力にも接続され、出力信号が発生した
ときそれらをラッチアップする。ラッチ２２及び２４は
さらに、それぞれパリティ検査装置１６及び１８からの
出力に接続された入力線２５及び２７を有する。これら
のラッチはさらに、そのアドレス・ストローブ線からク
ロック信号を受け取るため、メモリ制御装置２０に接続
された入力線２９及び３１を有する。
２４は、２人力ＯＲ回路２６の入力に接続された出力線
２８及び３０を有する。これらの出力線はまたそれぞれ
ラッチのクリア入力にも接続され、出力信号が発生した
ときそれらをラッチアップする。ラッチ２２及び２４は
さらに、それぞれパリティ検査装置１６及び１８からの
出力に接続された入力線２５及び２７を有する。これら
のラッチはさらに、そのアドレス・ストローブ線からク
ロック信号を受け取るため、メモリ制御装置２０に接続
された入力線２９及び３１を有する。
いずれかのパリティ検査装置がパリテイ・エラーを検出
すると、パリテイ・エラー信号がその当該の出力線２５
または２７を介してラッチ２２及び２４のうち当該のラ
ッチに送られ、次のクロック信号を受け取ったとき、そ
のラッチがセットされ、活動出力信号を発生する。セッ
トされたラッチからの活動出力は次に、パリテイ・エラ
ー信号を割込み制御装置３４に送るようにＯＲ回路２６
を切り換える。制御装置３４は、回路２６からパリテイ
・エラー信号を受け取ったとき割込みを開始できるよう
に、線３６によりマイクロプロセッサ１０の割込み入力
に接続されている。
すると、パリテイ・エラー信号がその当該の出力線２５
または２７を介してラッチ２２及び２４のうち当該のラ
ッチに送られ、次のクロック信号を受け取ったとき、そ
のラッチがセットされ、活動出力信号を発生する。セッ
トされたラッチからの活動出力は次に、パリテイ・エラ
ー信号を割込み制御装置３４に送るようにＯＲ回路２６
を切り換える。制御装置３４は、回路２６からパリテイ
・エラー信号を受け取ったとき割込みを開始できるよう
に、線３６によりマイクロプロセッサ１０の割込み入力
に接続されている。
ラッチ２２からの出力３０はまた、アドレス可能入出力
ポート３８のレジスタ４０の単一ビット位置４１の入力
に接続されている。ラッチ２２からの活動信号は、メモ
リ・バンク１２から発生するパリテイ・エラー信号に応
答してビット位置４１（本明細書では検査ビットとも呼
ぶ）をセットする。
ポート３８のレジスタ４０の単一ビット位置４１の入力
に接続されている。ラッチ２２からの活動信号は、メモ
リ・バンク１２から発生するパリテイ・エラー信号に応
答してビット位置４１（本明細書では検査ビットとも呼
ぶ）をセットする。
パーソナル・コンピュータはまた、第２図に示す機能を
提供するよう自明な方式で変更された、通常の割込み処
理ルーチンを備えている。マイクロプロセッサが割込み
を開始すると、割込み処理ルーチンはまず、割込みがパ
リテイ・エラーによって引き起こされたものと判定し、
パリティ割込み処理ルーチン４２に分岐する。これによ
り、まずステップ４４で、入出力ポート３８のレジスタ
４０の内容がマイクロプロセッサに読み込まれる。
提供するよう自明な方式で変更された、通常の割込み処
理ルーチンを備えている。マイクロプロセッサが割込み
を開始すると、割込み処理ルーチンはまず、割込みがパ
リテイ・エラーによって引き起こされたものと判定し、
パリティ割込み処理ルーチン４２に分岐する。これによ
り、まずステップ４４で、入出力ポート３８のレジスタ
４０の内容がマイクロプロセッサに読み込まれる。
次にステップ４６で、レジスタ４０の検査ビット４１が
セットされていたかどうかを判定する。セットされてい
た場合は、ステップ４８で、メモリ・バンク１２でパリ
テイ・エラーが発生したことをボすメツセージが発生さ
れる。そうでない場合は、ステップ５０で、メモリ・バ
ンク１４でエラーが発生したことを示すメツセージが発
生される。次に、エラー・メツセージを使って、故障し
たメモリ・バンクを修理または交換することができる。
セットされていたかどうかを判定する。セットされてい
た場合は、ステップ４８で、メモリ・バンク１２でパリ
テイ・エラーが発生したことをボすメツセージが発生さ
れる。そうでない場合は、ステップ５０で、メモリ・バ
ンク１４でエラーが発生したことを示すメツセージが発
生される。次に、エラー・メツセージを使って、故障し
たメモリ・バンクを修理または交換することができる。
パリテイ・エラーが両方のバンクで発生するというあり
そうもないことが起こった場合は、その結果生じるメツ
セージは、エラーがバンク１２から生じたことを示すだ
けであることにも留意されたい。そのバンクを修理した
後、コンピュータのテストをさらに行なったとき、他方
のバンクがまたエラーを示すはずであり、エラー・メツ
セージが出力された後にこのバンクを交換することがで
きる。
そうもないことが起こった場合は、その結果生じるメツ
セージは、エラーがバンク１２から生じたことを示すだ
けであることにも留意されたい。そのバンクを修理した
後、コンピュータのテストをさらに行なったとき、他方
のバンクがまたエラーを示すはずであり、エラー・メツ
セージが出力された後にこのバンクを交換することがで
きる。
Ｆ９発明の効果
本発明の主な利点は、パリテイ・エラーが発生したメモ
リ・バンクを識別する問題に対する簡単な解決策を提供
することである。
リ・バンクを識別する問題に対する簡単な解決策を提供
することである。
第１図は、本発明を具体化したパーソナル・コンピュー
タのブロック・ダイヤグラムである。 第２図は、第１図に示すコンピュータによって実行され
る機能ステップの流れ図である。 １０・・・・マイクロプロセッサ、１２．１４・・・・
メモリ・バンク、１６．１８・・・・パリティ検査装置
、２０・・・・メモリ制御装置、２２．２４・・・・フ
リップ・フロップ、３４・・・・割込み制御装置、３８
・・・・入出力ポート。
タのブロック・ダイヤグラムである。 第２図は、第１図に示すコンピュータによって実行され
る機能ステップの流れ図である。 １０・・・・マイクロプロセッサ、１２．１４・・・・
メモリ・バンク、１６．１８・・・・パリティ検査装置
、２０・・・・メモリ制御装置、２２．２４・・・・フ
リップ・フロップ、３４・・・・割込み制御装置、３８
・・・・入出力ポート。
Claims (5)
- （１）２つのメモリ・バンクに分割された主メモリを有
するパリテイ検査システムにおいて、 それぞれが上記メモリ・バンクの異なる一方に接続され
、それぞれに接続された上記メモリ・バンクでアクセス
されるデータにパリテイ・エラーが検出されたとき、パ
リテイ・エラー信号を出力する働きをする第１及び第２
のパリテイ検査装置と、 それぞれが上記第１及び第２のパリテイ検査装置に、そ
れらの装置から上記パリテイ・エラー信号を受け取るよ
うに接続され、それぞれが、それに接続された上記パリ
テイ検査装置からパリテイ・エラー信号を受け取ったと
き、活動信号を発生する出力線を有する第１及び第２の
ラッチと、上記第１及び第２のラッチの上記出力線に接
続され、上記ラッチの上記出力線のどちらかで活動信号
を検出したとき、パリテイ割込み信号を発生する論理回
路と、 上記第１のラッチの上記出力線に接続された信号線を含
み、どのメモリ・バンクがパリテイ・エラーを発生した
かの指示をもたらす手段と を含むパリテイ検査システム。 - （２）上記第１のラッチの上記出力線上で活動信号を受
け取ったときにセット可能な、上記信号線に接続された
レジスタを含む、請求項１に記載のシステム。 - （３）上記レジスタをその一部とするアドレス可能入出
力ポートと、 上記レジスタにアクセスするために上記ポートに接続さ
れたマイクロコンピュータとを 含む請求項２に記載のシステム。 - （４）上記論理回路から上記パリテイ割込み信号を受け
取るように接続された割込み制御装置を備え、上記制御
装置はさらに上記マイクロプロセッサに接続されて、上
記パリテイ割込み信号を受け取ったときに割込みを開始
させる、請求項３に記載のシステム。 - （５）上記マイクロプロセッサが割込みを開始させるの
に応答して、上記レジスタにアクセスし、その内容を分
析し、どのメモリ・バンクがパリテイ・エラーを発生し
たかを示すメッセージを出力する割込み処理手段を含む
、請求項４に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42220489A | 1989-10-16 | 1989-10-16 | |
| US422204 | 1989-10-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132829A true JPH03132829A (ja) | 1991-06-06 |
Family
ID=23673830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2263249A Pending JPH03132829A (ja) | 1989-10-16 | 1990-10-02 | パリテイ検査システム |
Country Status (11)
| Country | Link |
|---|---|
| EP (1) | EP0423933B1 (ja) |
| JP (1) | JPH03132829A (ja) |
| KR (1) | KR940002273B1 (ja) |
| CN (1) | CN1017382B (ja) |
| AT (1) | ATE120867T1 (ja) |
| AU (1) | AU635971B2 (ja) |
| BR (1) | BR9005193A (ja) |
| CA (1) | CA2021834C (ja) |
| DE (2) | DE69018365T2 (ja) |
| HK (1) | HK71596A (ja) |
| ZA (1) | ZA907497B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235602A (en) * | 1991-06-11 | 1993-08-10 | International Business Machines Corporation | Synchronous/asynchronous i/o channel check and parity check detector |
| DE10135285B4 (de) * | 2001-07-19 | 2005-08-04 | Infineon Technologies Ag | Speichereinrichtung und Verfahren zum Betreiben eines eine Speichereinrichtung enthaltenden Systems |
| US7275202B2 (en) * | 2004-04-07 | 2007-09-25 | International Business Machines Corporation | Method, system and program product for autonomous error recovery for memory devices |
| US9075741B2 (en) | 2011-12-16 | 2015-07-07 | Intel Corporation | Dynamic error handling using parity and redundant rows |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619593A (en) * | 1979-07-23 | 1981-02-24 | Nippon Telegr & Teleph Corp <Ntt> | Parity check processing system for memory |
| JPH01236331A (ja) * | 1988-03-17 | 1989-09-21 | Nec Corp | エラー検出方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1240066A (en) * | 1985-08-15 | 1988-08-02 | John R. Ramsay | Dynamic memory refresh and parity checking circuit |
| US4809276A (en) * | 1987-02-27 | 1989-02-28 | Hutton/Prc Technology Partners 1 | Memory failure detection apparatus |
| DE3716594C2 (de) * | 1987-05-18 | 1995-08-24 | Siemens Ag | Schaltungsanordnung für Fernmeldeanlagen, insbesondere Fernsprechvermittlungsanlagen, mit Speichereinrichtungen, in denen gespeicherte Informationsportionen auf ihre Richtigkeit überprüft werden |
-
1990
- 1990-07-24 CA CA002021834A patent/CA2021834C/en not_active Expired - Fee Related
- 1990-09-11 DE DE69018365T patent/DE69018365T2/de not_active Expired - Fee Related
- 1990-09-11 AT AT90309934T patent/ATE120867T1/de not_active IP Right Cessation
- 1990-09-11 EP EP90309934A patent/EP0423933B1/en not_active Expired - Lifetime
- 1990-09-19 ZA ZA907497A patent/ZA907497B/xx unknown
- 1990-10-02 JP JP2263249A patent/JPH03132829A/ja active Pending
- 1990-10-08 AU AU63888/90A patent/AU635971B2/en not_active Ceased
- 1990-10-12 CN CN90108277A patent/CN1017382B/zh not_active Expired
- 1990-10-12 KR KR1019900016163A patent/KR940002273B1/ko not_active IP Right Cessation
- 1990-10-13 DE DE4032571A patent/DE4032571A1/de active Granted
- 1990-10-16 BR BR909005193A patent/BR9005193A/pt unknown
-
1996
- 1996-04-25 HK HK71596A patent/HK71596A/xx not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619593A (en) * | 1979-07-23 | 1981-02-24 | Nippon Telegr & Teleph Corp <Ntt> | Parity check processing system for memory |
| JPH01236331A (ja) * | 1988-03-17 | 1989-09-21 | Nec Corp | エラー検出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1017382B (zh) | 1992-07-08 |
| EP0423933A3 (en) | 1992-04-08 |
| ZA907497B (en) | 1991-06-26 |
| KR940002273B1 (ko) | 1994-03-19 |
| DE4032571C2 (ja) | 1991-08-29 |
| AU6388890A (en) | 1991-04-18 |
| BR9005193A (pt) | 1991-09-17 |
| EP0423933A2 (en) | 1991-04-24 |
| KR910008568A (ko) | 1991-05-31 |
| ATE120867T1 (de) | 1995-04-15 |
| DE69018365T2 (de) | 1995-10-12 |
| HK71596A (en) | 1996-05-03 |
| AU635971B2 (en) | 1993-04-08 |
| CA2021834A1 (en) | 1991-04-07 |
| CA2021834C (en) | 1993-12-21 |
| EP0423933B1 (en) | 1995-04-05 |
| DE4032571A1 (de) | 1991-05-02 |
| CN1051095A (zh) | 1991-05-01 |
| DE69018365D1 (de) | 1995-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5177747A (en) | Personal computer memory bank parity error indicator | |
| US6654908B1 (en) | Method for and system producing shared usage of intercommunication fabric error logging registers in a multiprocessor environment | |
| JPH06236326A (ja) | ランダムアクセスメモリにデータを記憶するために非原子レベルパリティ保護を実行する方法および装置 | |
| JPS63200249A (ja) | 情報処理装置 | |
| JPH03132829A (ja) | パリテイ検査システム | |
| US11748220B2 (en) | Transmission link testing | |
| US10846162B2 (en) | Secure forking of error telemetry data to independent processing units | |
| CN108874578B (zh) | 用于监管和初始化端口的设备 | |
| JPS60163135A (ja) | デ−タバスチエツク方式 | |
| JPH0331953A (ja) | 情報処理装置 | |
| JP2658342B2 (ja) | データ処理装置 | |
| JP2646002B2 (ja) | 入出力装置の機番誤り検出方式 | |
| JPS60239840A (ja) | 擬似障害発生装置 | |
| JPH02157952A (ja) | 記憶装置 | |
| JPH0350652A (ja) | 電子ディスクサブシステム | |
| JPH0371236A (ja) | エラー検出システム | |
| JPH0713879A (ja) | バス接続装置 | |
| JPH01288945A (ja) | エラー回復制御装置 | |
| JPH05165735A (ja) | パリティエラー発生メモリ素子の識別方式 | |
| JPH01201735A (ja) | マイクロプロセッサ装置 | |
| JPS62206641A (ja) | 誤り検出回路 | |
| JPS592050B2 (ja) | 信号母線障害検出方式 | |
| JPH0496844A (ja) | キャッシュメモリ制御回路 | |
| JPS63115258A (ja) | 情報処理装置 | |
| JPH04220746A (ja) | バス診断回路 |