KR910008568A - 퍼스널 컴퓨터 패리티 체크 시스템 - Google Patents
퍼스널 컴퓨터 패리티 체크 시스템 Download PDFInfo
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 실시한 퍼스널 컴퓨터의 블럭도.
제2도는 제1도에 도시된 컴퓨터에 의해 실행되는 기능적 단계의 흐름도.
* 도면의 주요부분에 대한 부호의 설명
10 : 마이크로 프로세서 12, 14 : 메모리 뱅크
16, 18 : 패리티 체크 유닛 20 : 메모리 제어
22, 24 : 래치 또는 플립플롭 26 : OR회로 또는 논리 유닛
28, 30 : 출력라인
Claims (5)
- 2개의 메모리 뱅크로 분할된 메인 메모리를 가진 퍼스널 컴퓨터 패리티 체크 시스템에 있어서, 상기 메모리 뱅크중 서로 다른 하나의 뱅크에 각각 연결되머, 제1 및 제2패리티 체크 유닛에 연결된 상기 메모리 뱅크에 억세스되어진 데이타의 패리티 에러를 검출하므로 패리티 에러 신호를 출력하도록 작용하는 상기 제1 및 제2패리티 체크 유닛과, 상기 제1 및 제2패리티 체크 유닛으로부터의 상기 패리티 에러 신호를 수신하도록 상기 제1 및 제2패리티 체크 유닛에 각기 연결되며, 제1 및 제2래치에 연결된 상기 패리티 체크 유닛으로부터의 패리티 에러신호를 수신하므로 액티브 신호를 제공하는 출력 라인을 가진 상기 제1 및 제2래치와, 상기 래치의 상기 출력에 연결되고 상기 래치의 상기 출력 라인상의 액티브 신호를 수신하므로 패리티 인터럽트를 발생하도록 작용하는 논리 회로 및, 상기 제1래치의 상기 출력 라인에 연결된 신호 라인을 포함하며, 패리티 인터럽트 신호와 관련하여, 패리티 에러가 발생된 메모리 뱅크에 대한 지시를 제공하기 위한 수단을 포함하여 이루어진 퍼스널 컴퓨터 패리티 체크 시스템.
- 제1항에 있어서, 라인에 연결되며, 상기 제1래치의 상기 출력 라인상의 액티브 신호를 수신하므로 세트 가능한 레지스터를 포함하여 이루어진 퍼스널 컴퓨터 패리티 체크 시스템.
- 제2항에 있어서, 어드레스 가능한 I/O 포트와, 상기 포트의 부분인 상기 레지스터 및 상기 레지스터를 억세스하기 위해 상기 포트에 연결된 마이크로 프로세서를 포함하여 이루어진 퍼스널 컴퓨터 패리티 체크 시스템.
- 제3항에 있어서, 상기 논리 회로로부터의 상기 출력 패리티 인터럽트 신호를 수신하도록 연결되며, 상기 출력 패리티 인터럽트 신호를 수신하도록 인터럽트를 초기화하기 위해 상기 마이크로 프로세서에 연결된 인터럽트 제어기를 포함하여 이루어진 퍼스널 컴퓨터 패리티 체크 시스템.
- 제4항에 있어서, 상기 마이크로 프로세서에 연결되고 상기 레지스터를 억세스하도록 인터럽트를 초기화한 상기 마이크로 프로세서에 응답하여 동작하며, 상기 마이크로 프로세서의 내용을 분석하고 패리티 에러가 발생된 메모리 뱅크를 지시하는 메시지를 출력하는 인터럽트 조정 수단을 포함하여 이루어진 퍼스널컴퓨터 패리티 체크 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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