JPH0398129A - パリティエラー検出方式 - Google Patents

パリティエラー検出方式

Info

Publication number
JPH0398129A
JPH0398129A JP1235326A JP23532689A JPH0398129A JP H0398129 A JPH0398129 A JP H0398129A JP 1235326 A JP1235326 A JP 1235326A JP 23532689 A JP23532689 A JP 23532689A JP H0398129 A JPH0398129 A JP H0398129A
Authority
JP
Japan
Prior art keywords
address
error
parity
data
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1235326A
Other languages
English (en)
Inventor
Tadashi Yuge
弓削 正
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP1235326A priority Critical patent/JPH0398129A/ja
Publication of JPH0398129A publication Critical patent/JPH0398129A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Detection And Correction Of Errors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 プロセッサなどのメモリのデータのパリティエラー検出
方式に関し、 エラー発生アドレスに従って障害個所が容易に分るよう
にすることを目的とし、 プロセッサ、メモリ、およびメモリ読出しデータのパリ
ティチェック回路を備える処理装置のパリティエラー検
出方式において、メモリをアクセスするアドレスを取込
むレジスタを設け、前記バリティチェック回路がパリテ
ィエラー検出出力を生じるとき、そのエラーを生じたデ
ータのアドレスを該レジスタに保持させるよう構或する
〔産業上の利用分野〕
本発明は、プロセッサなどのメモリのデータのパリティ
エラー検出方式に関する。
マイクロコンピュータは一般にランダムアクセスメモリ
 (RAM)とリードオンリーメモリ (ROM)を備
えており、これらのメモリのデータのパリティエラー検
出機能も備えている。
〔従来の技術〕
従来のマイコンメモリデータのパリティエラー検出方式
を第3図で説明すると、プログラムなどを格納している
メモリROMの各ワードのパリティがメモリPTY R
OMに格納されており、ROMデータはこのパリティを
利用してエラーチェックする。即ちプロセッサCPUが
アドレスバスABにアドレスADDをのせ、読出し信号
RDを出力してメモリROMを読出すとき、その読出し
データはデータパスDBを通してプロセッサCPUへ送
られると共にパリティジェネレータJ’TY GEHに
も入力する。また上記アドレスADD及び読出し信号R
DはメモリPTY ROMにも入力してこれを読出し、
読出しデータはセレクタSELを通してパリティジエネ
レータPTY GENに入力する。
今ROMの読出しデータは8ビット、そのlの数は奇数
、メモリPT’l RQMに格納されているバリティピ
ットはlとすると、パリティジェネレータPTY GE
Hには該奇数個の1とパリティビットの1が入力し、入
力する1の数は偶数になる。入力する1の個数が偶数な
らPTY GENは0を出力し、これはインヒビット回
路INH.を通してフリ゜ツブフロップFFに入力する
が、これをセットすることはなく、従って該FFの出力
はO(Lレベル)でアラームALMは出ない。これに対
して読出しデータ中のlの数が偶数であるとPTY G
UNには偶数+1従って奇数個のlが入力し、PTY 
GENは1を出力する。これはFFをセットし、オアゲ
ートGIの出力は1になり、.アラームALMが出る。
以下同様で、こうしてROMの各ワード(エアドレスの
データ)のパリティチェックがなされる。
メモリRAMにはデータなどの書込み/読出しが行なわ
れ、該RAMへのデータ書込み時にそのワードのパリテ
ィビットがメモリPTV RAMへ書込まれる。即ちR
AMへのデータ書込みはアドレスバスABに該R A 
Mのアドレスを、データパスDBに書込みデータをのせ
、書込み信号WRを上げて行なうが、このとき該データ
パスの書込みデータがパリティジェネレータPTY G
ENに入力し、パリティビットを発生する。このパリテ
ィビットがPTV RAMへ書込まれる。
このRAMを読出すときPTV RAMも読出され、そ
の読出しデータは排他オアゲートG2の一方の入力へ加
えられる。RAM読出しデータはデータバスDBを通し
てプロセッサCPUへ取込まれると共にパリティジェネ
レータPTY Gl!Nへも加えられ、該PTY GE
Nは該読出しデータに対するパリティビットを発生する
。これはインヒビット回路INH.を通して排他オアゲ
ートGxの他方の入力に加えられる。従ってPTV R
AMの出力とPTY GEHの出力が同じなら(パリテ
ィエラーがないなら)排他オアゲー} G zの出力は
0でアラームALMは出されず、これに対して両出力が
異なる(パリティエラーがある)と排他オアゲートG2
の出力は1で、アラームALMが出る。
なお図のCSはチップセレクトで、CS.はROMのチ
ップセレクト信号、CS2はRAMのチップセレクト信
号である。またDo〜D7は8ビットデータ、OSCは
クロック発振器である。
(発明が解決しようとする課題〕 このように従来のパリティチェック回路ではメモリデー
タのエラー検出を行い、アラーム表示等の処理を行なう
ことができるが、パリティエラーの有るアドレスを検出
することができない。このためエラー発生メモリまたは
入/出力装置の検出が容易にできなかった。
本発明はか\る点を改善し、エラー発生アドレスに従っ
て障害個所が容易に分るようにすることを目的とするも
のである。
〔課題を解決するための手段〕
第1図に示すように本発明では従来のパリティチェック
回路に、エラーアドレスラッチ用のレジスタREGを追
加した。
企図を通してそうであるが、他の図と同じ部分には同じ
符号が付してある。
(作用〕 プロセッサCPUがアドレスバスABにアドレスADD
を加えてメモリROMまたはRAMを読出すとき、この
アドレスADDはレジスタRE,Gにも入力する。そし
てパリティエラーがあってアラームALMが出ると、こ
れはアンドゲートG310ってそのクロック出力を禁止
し、レジスタREGを前状態保持とする。これによりレ
ジスタREGの内容は、パリティエラーが発生したデー
タのアドレスになる。なお第l図では図示しないがオア
ゲートGIの出力を反転してそれをアラームALMとし
ている。従ってALMは正常時にHレベル、エラー検出
でLレベルである。
このレジスタの内容(エラーアドレス)をプロセッサC
PUが読取り、表示することにより、容易にパリティエ
ラーの発生したメモリまたI/Oを検出することができ
る。
〔実施例〕
第2図に、表示手段として発光ダイオードLEDと液晶
表示器を用いた本発明の実施例を示す。
この第2図ではメモリPTY ROM , PTY R
AMおよびパリティ発生器PTY GEMなどを纏めて
パリテイエラーチェツク回路PECCで表わし、また書
込み、読取り信号WR,HDなどは制御信号CTLで表
わしている。パリティエラーが検出され、アラームAL
Mが出力されるとこれは、ゲートG,を閉じてレジスタ
REGを前状態保持とすると共に、プロセッサCPUへ
の割込みとなってCPUにレジスタREGの内容を取込
ませるが、このとき発光ダイオードLEDが点灯してパ
リティエラー発生を知らせる。レジスタREGの内容(
パリティエラー発生アドレス)はデータパスDBへ出力
されるので、液晶表示器はこれを取込んで表示する。
このレジスタREGの内容のデータパスDBへの出力、
液晶表示器LCDへの該データパス上のデータの取込み
などは制御信号CTLが制御する。
第1図、第2図のパリティエラーアドレス採取、その表
示動作を、次に詳細に説明する。第1図のアンドゲー}
G3の一方の入力は発振器OSCからのシステムクロッ
クであた、他方の入力であるオアゲートG,の出力AL
Mは常時はHレベルなので、アンドゲートG3は該クロ
ック(アドレスADDを変えて行くクロック)を出力し
ている。
これはレジスタREGにアドレスバスAB上のアドレス
を取込ませるから、レジスタREGはアドレスバス上の
アドレスを逐次取込み、該アドレスに更新している。こ
の状態でアラームALMがLレベルなる(パリティエラ
ーが検出される)とアンドゲートG,が閉じて、クロッ
ク出力を停止する。このためレジスタREGは、以後ア
ドレス取込みをしなくなり、停止前の内容即ちパリテイ
エラーアドレスを保持することになる。
アラームの割込みが入るとプロセッサCPUは、今まで
のメモリ読出しを停止して、アラームアドレスの読出し
を行なう。これにはレジスタREGのアドレスをアドレ
スバスABにのせて該レジスタを指定し、第1のチップ
セレクト信号C S x、第2図の制御信号CTL、に
よりレジスタREGを読出しモードにして、その内容を
データパスDBへ送出させる。
このエラーアドレスを液晶表示器LCDに表示させるに
はプロセッサCPUはアドレスバスABにLCDのアド
レスをのせかつ制御信号CTLを送ってLCDにデータ
パス上のデータ(エラーアドレス)を取込ませかつ表示
させる。
第l図ROMのチップセレクト信号CS,はPTYRO
Mに入力してこれをアクティブにする他、RAMとイン
ヒビット回路INH.にも入力し、またRAMのチップ
セレクト信号CS.はPTY RAMに入力してこれを
アクティブにする他、ROMとインヒビット回路INH
2にも入力するが、これはインクロック用である。
〔発明の効果〕
以上説明したように、従来のバリティチェック方式では
エラーの発生したRAM,ROM,そのアドレスが分ら
ないため、それを検出する工数が大きかったが、本発明
によればエラー発生アドレスが容易に認識できるため、
エラー発生個所が簡単に分り、障害発生箇所探索工程を
省略することができる。
【図面の簡単な説明】
第1図は本発明の原理図、 第2図は本発明の実施例を示すブロック図、第3図は従
来例を示すブロック図である。 第1図でcpuはプロセッサ、ROM,RAMはメモリ
、PECはPTY ROM , PTY RAM , 
PTY GENなどで構威されるパリティチェック回路
である。

Claims (1)

  1. 【特許請求の範囲】 1、プロセッサ(CPU)、メモリ(ROM、RAM)
    、およびメモリ読出しデータのパリテイチェック回路(
    PECC)を備える処理装置のパリテイエラー検出方式
    において、 メモリをアクセスするアドレスを順次取込むレジスタ(
    REG)を設け、前記パリテイチェック回路がパリテイ
    エラー検出出力を生じるとき、そのエラーを生じたデー
    タのアドレスを該レジスタに保持させることを特徴とす
    るパリテイエラー検出方式。
JP1235326A 1989-09-11 1989-09-11 パリティエラー検出方式 Pending JPH0398129A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1235326A JPH0398129A (ja) 1989-09-11 1989-09-11 パリティエラー検出方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1235326A JPH0398129A (ja) 1989-09-11 1989-09-11 パリティエラー検出方式

Publications (1)

Publication Number Publication Date
JPH0398129A true JPH0398129A (ja) 1991-04-23

Family

ID=16984450

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1235326A Pending JPH0398129A (ja) 1989-09-11 1989-09-11 パリティエラー検出方式

Country Status (1)

Country Link
JP (1) JPH0398129A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8423834B2 (en) 2007-02-28 2013-04-16 Fujitsu Semiconductor Limited Computer system and memory system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8423834B2 (en) 2007-02-28 2013-04-16 Fujitsu Semiconductor Limited Computer system and memory system

Similar Documents

Publication Publication Date Title
JPH07271403A (ja) 非運用系メモリ更新方式
KR910012924A (ko) 다중 소오스로부터 독립적으로 발생하는 에러를 선택적으로 잡아내기 위한 버스 모니터
KR940001146B1 (ko) 정보 처리 장치의 비교 체크 기능 검사를 위한 시스템
US4731748A (en) Pocket computer with means for checking the detachable memory module before and after power interruption
JPH0398129A (ja) パリティエラー検出方式
KR910008568A (ko) 퍼스널 컴퓨터 패리티 체크 시스템
JPH0316655B2 (ja)
JPS60233743A (ja) 計算機システムの異常検出回路
JPH0250226A (ja) マイクロコンピュータ
JPH06110721A (ja) メモリ制御装置
JPS63129440A (ja) ストアスル−バツフア装置
JPH02157952A (ja) 記憶装置
JP2609768B2 (ja) 制御情報読出しデータの誤り検出方式
JPH04120642A (ja) Ram故障検出方式
JPH10326210A (ja) ロジック回路
JPH03296146A (ja) プログラム開発支援装置
JPS62293582A (ja) メモリ装置
JPH0528056A (ja) メモリ装置
JPS62166449A (ja) 論理装置の履歴記憶装置
JPH05165735A (ja) パリティエラー発生メモリ素子の識別方式
JPS5839339B2 (ja) 計算機プログラム正常動作表示装置
JPH08221282A (ja) パリティ生成・チエック回路
JPS6180600A (ja) メモリの試験方法
JPH02178862A (ja) 情報処理装置
JPH0683718A (ja) 障害検出回路