JPH0398129A - パリティエラー検出方式 - Google Patents
パリティエラー検出方式Info
- Publication number
- JPH0398129A JPH0398129A JP1235326A JP23532689A JPH0398129A JP H0398129 A JPH0398129 A JP H0398129A JP 1235326 A JP1235326 A JP 1235326A JP 23532689 A JP23532689 A JP 23532689A JP H0398129 A JPH0398129 A JP H0398129A
- Authority
- JP
- Japan
- Prior art keywords
- address
- error
- parity
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 10
- 230000015654 memory Effects 0.000 claims abstract description 23
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- JFIOVJDNOJYLKP-UHFFFAOYSA-N bithionol Chemical compound OC1=C(Cl)C=C(Cl)C=C1SC1=CC(Cl)=CC(Cl)=C1O JFIOVJDNOJYLKP-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
プロセッサなどのメモリのデータのパリティエラー検出
方式に関し、 エラー発生アドレスに従って障害個所が容易に分るよう
にすることを目的とし、 プロセッサ、メモリ、およびメモリ読出しデータのパリ
ティチェック回路を備える処理装置のパリティエラー検
出方式において、メモリをアクセスするアドレスを取込
むレジスタを設け、前記バリティチェック回路がパリテ
ィエラー検出出力を生じるとき、そのエラーを生じたデ
ータのアドレスを該レジスタに保持させるよう構或する
。
方式に関し、 エラー発生アドレスに従って障害個所が容易に分るよう
にすることを目的とし、 プロセッサ、メモリ、およびメモリ読出しデータのパリ
ティチェック回路を備える処理装置のパリティエラー検
出方式において、メモリをアクセスするアドレスを取込
むレジスタを設け、前記バリティチェック回路がパリテ
ィエラー検出出力を生じるとき、そのエラーを生じたデ
ータのアドレスを該レジスタに保持させるよう構或する
。
本発明は、プロセッサなどのメモリのデータのパリティ
エラー検出方式に関する。
エラー検出方式に関する。
マイクロコンピュータは一般にランダムアクセスメモリ
（ＲＡＭ）とリードオンリーメモリ （ＲＯＭ）を備
えており、これらのメモリのデータのパリティエラー検
出機能も備えている。
（ＲＡＭ）とリードオンリーメモリ （ＲＯＭ）を備
えており、これらのメモリのデータのパリティエラー検
出機能も備えている。
従来のマイコンメモリデータのパリティエラー検出方式
を第３図で説明すると、プログラムなどを格納している
メモリＲＯＭの各ワードのパリティがメモリＰＴＹ Ｒ
ＯＭに格納されており、ＲＯＭデータはこのパリティを
利用してエラーチェックする。即ちプロセッサＣＰＵが
アドレスバスＡＢにアドレスＡＤＤをのせ、読出し信号
ＲＤを出力してメモリＲＯＭを読出すとき、その読出し
データはデータパスＤＢを通してプロセッサＣＰＵへ送
られると共にパリティジェネレータＪ’ＴＹ ＧＥＨに
も入力する。また上記アドレスＡＤＤ及び読出し信号Ｒ
ＤはメモリＰＴＹ ＲＯＭにも入力してこれを読出し、
読出しデータはセレクタＳＥＬを通してパリティジエネ
レータＰＴＹ ＧＥＮに入力する。
を第３図で説明すると、プログラムなどを格納している
メモリＲＯＭの各ワードのパリティがメモリＰＴＹ Ｒ
ＯＭに格納されており、ＲＯＭデータはこのパリティを
利用してエラーチェックする。即ちプロセッサＣＰＵが
アドレスバスＡＢにアドレスＡＤＤをのせ、読出し信号
ＲＤを出力してメモリＲＯＭを読出すとき、その読出し
データはデータパスＤＢを通してプロセッサＣＰＵへ送
られると共にパリティジェネレータＪ’ＴＹ ＧＥＨに
も入力する。また上記アドレスＡＤＤ及び読出し信号Ｒ
ＤはメモリＰＴＹ ＲＯＭにも入力してこれを読出し、
読出しデータはセレクタＳＥＬを通してパリティジエネ
レータＰＴＹ ＧＥＮに入力する。
今ＲＯＭの読出しデータは８ビット、そのｌの数は奇数
、メモリＰＴ’ｌ ＲＱＭに格納されているバリティピ
ットはｌとすると、パリティジェネレータＰＴＹ ＧＥ
Ｈには該奇数個の１とパリティビットの１が入力し、入
力する１の数は偶数になる。入力する１の個数が偶数な
らＰＴＹ ＧＥＮは０を出力し、これはインヒビット回
路ＩＮＨ．を通してフリ゜ツブフロップＦＦに入力する
が、これをセットすることはなく、従って該ＦＦの出力
はＯ（Ｌレベル）でアラームＡＬＭは出ない。これに対
して読出しデータ中のｌの数が偶数であるとＰＴＹ Ｇ
ＵＮには偶数＋１従って奇数個のｌが入力し、ＰＴＹ
ＧＥＮは１を出力する。これはＦＦをセットし、オアゲ
ートＧＩの出力は１になり、．アラームＡＬＭが出る。
、メモリＰＴ’ｌ ＲＱＭに格納されているバリティピ
ットはｌとすると、パリティジェネレータＰＴＹ ＧＥ
Ｈには該奇数個の１とパリティビットの１が入力し、入
力する１の数は偶数になる。入力する１の個数が偶数な
らＰＴＹ ＧＥＮは０を出力し、これはインヒビット回
路ＩＮＨ．を通してフリ゜ツブフロップＦＦに入力する
が、これをセットすることはなく、従って該ＦＦの出力
はＯ（Ｌレベル）でアラームＡＬＭは出ない。これに対
して読出しデータ中のｌの数が偶数であるとＰＴＹ Ｇ
ＵＮには偶数＋１従って奇数個のｌが入力し、ＰＴＹ
ＧＥＮは１を出力する。これはＦＦをセットし、オアゲ
ートＧＩの出力は１になり、．アラームＡＬＭが出る。
以下同様で、こうしてＲＯＭの各ワード（エアドレスの
データ）のパリティチェックがなされる。
データ）のパリティチェックがなされる。
メモリＲＡＭにはデータなどの書込み／読出しが行なわ
れ、該ＲＡＭへのデータ書込み時にそのワードのパリテ
ィビットがメモリＰＴＶ ＲＡＭへ書込まれる。即ちＲ
ＡＭへのデータ書込みはアドレスバスＡＢに該Ｒ Ａ
Ｍのアドレスを、データパスＤＢに書込みデータをのせ
、書込み信号ＷＲを上げて行なうが、このとき該データ
パスの書込みデータがパリティジェネレータＰＴＹ Ｇ
ＥＮに入力し、パリティビットを発生する。このパリテ
ィビットがＰＴＶ ＲＡＭへ書込まれる。
れ、該ＲＡＭへのデータ書込み時にそのワードのパリテ
ィビットがメモリＰＴＶ ＲＡＭへ書込まれる。即ちＲ
ＡＭへのデータ書込みはアドレスバスＡＢに該Ｒ Ａ
Ｍのアドレスを、データパスＤＢに書込みデータをのせ
、書込み信号ＷＲを上げて行なうが、このとき該データ
パスの書込みデータがパリティジェネレータＰＴＹ Ｇ
ＥＮに入力し、パリティビットを発生する。このパリテ
ィビットがＰＴＶ ＲＡＭへ書込まれる。
このＲＡＭを読出すときＰＴＶ ＲＡＭも読出され、そ
の読出しデータは排他オアゲートＧ２の一方の入力へ加
えられる。ＲＡＭ読出しデータはデータバスＤＢを通し
てプロセッサＣＰＵへ取込まれると共にパリティジェネ
レータＰＴＹ Ｇｌ！Ｎへも加えられ、該ＰＴＹ ＧＥ
Ｎは該読出しデータに対するパリティビットを発生する
。これはインヒビット回路ＩＮＨ．を通して排他オアゲ
ートＧｘの他方の入力に加えられる。従ってＰＴＶ Ｒ
ＡＭの出力とＰＴＹ ＧＥＨの出力が同じなら（パリテ
ィエラーがないなら）排他オアゲー｝ Ｇ ｚの出力は
０でアラームＡＬＭは出されず、これに対して両出力が
異なる（パリティエラーがある）と排他オアゲートＧ２
の出力は１で、アラームＡＬＭが出る。
の読出しデータは排他オアゲートＧ２の一方の入力へ加
えられる。ＲＡＭ読出しデータはデータバスＤＢを通し
てプロセッサＣＰＵへ取込まれると共にパリティジェネ
レータＰＴＹ Ｇｌ！Ｎへも加えられ、該ＰＴＹ ＧＥ
Ｎは該読出しデータに対するパリティビットを発生する
。これはインヒビット回路ＩＮＨ．を通して排他オアゲ
ートＧｘの他方の入力に加えられる。従ってＰＴＶ Ｒ
ＡＭの出力とＰＴＹ ＧＥＨの出力が同じなら（パリテ
ィエラーがないなら）排他オアゲー｝ Ｇ ｚの出力は
０でアラームＡＬＭは出されず、これに対して両出力が
異なる（パリティエラーがある）と排他オアゲートＧ２
の出力は１で、アラームＡＬＭが出る。
なお図のＣＳはチップセレクトで、ＣＳ．はＲＯＭのチ
ップセレクト信号、ＣＳ２はＲＡＭのチップセレクト信
号である。またＤｏ〜Ｄ７は８ビットデータ、ＯＳＣは
クロック発振器である。
ップセレクト信号、ＣＳ２はＲＡＭのチップセレクト信
号である。またＤｏ〜Ｄ７は８ビットデータ、ＯＳＣは
クロック発振器である。
（発明が解決しようとする課題〕
このように従来のパリティチェック回路ではメモリデー
タのエラー検出を行い、アラーム表示等の処理を行なう
ことができるが、パリティエラーの有るアドレスを検出
することができない。このためエラー発生メモリまたは
入／出力装置の検出が容易にできなかった。
タのエラー検出を行い、アラーム表示等の処理を行なう
ことができるが、パリティエラーの有るアドレスを検出
することができない。このためエラー発生メモリまたは
入／出力装置の検出が容易にできなかった。
本発明はか＼る点を改善し、エラー発生アドレスに従っ
て障害個所が容易に分るようにすることを目的とするも
のである。
て障害個所が容易に分るようにすることを目的とするも
のである。
第１図に示すように本発明では従来のパリティチェック
回路に、エラーアドレスラッチ用のレジスタＲＥＧを追
加した。
回路に、エラーアドレスラッチ用のレジスタＲＥＧを追
加した。
企図を通してそうであるが、他の図と同じ部分には同じ
符号が付してある。
符号が付してある。
（作用〕
プロセッサＣＰＵがアドレスバスＡＢにアドレスＡＤＤ
を加えてメモリＲＯＭまたはＲＡＭを読出すとき、この
アドレスＡＤＤはレジスタＲＥ，Ｇにも入力する。そし
てパリティエラーがあってアラームＡＬＭが出ると、こ
れはアンドゲートＧ３１０ってそのクロック出力を禁止
し、レジスタＲＥＧを前状態保持とする。これによりレ
ジスタＲＥＧの内容は、パリティエラーが発生したデー
タのアドレスになる。なお第ｌ図では図示しないがオア
ゲートＧＩの出力を反転してそれをアラームＡＬＭとし
ている。従ってＡＬＭは正常時にＨレベル、エラー検出
でＬレベルである。
を加えてメモリＲＯＭまたはＲＡＭを読出すとき、この
アドレスＡＤＤはレジスタＲＥ，Ｇにも入力する。そし
てパリティエラーがあってアラームＡＬＭが出ると、こ
れはアンドゲートＧ３１０ってそのクロック出力を禁止
し、レジスタＲＥＧを前状態保持とする。これによりレ
ジスタＲＥＧの内容は、パリティエラーが発生したデー
タのアドレスになる。なお第ｌ図では図示しないがオア
ゲートＧＩの出力を反転してそれをアラームＡＬＭとし
ている。従ってＡＬＭは正常時にＨレベル、エラー検出
でＬレベルである。
このレジスタの内容（エラーアドレス）をプロセッサＣ
ＰＵが読取り、表示することにより、容易にパリティエ
ラーの発生したメモリまたＩ／Ｏを検出することができ
る。
ＰＵが読取り、表示することにより、容易にパリティエ
ラーの発生したメモリまたＩ／Ｏを検出することができ
る。
第２図に、表示手段として発光ダイオードＬＥＤと液晶
表示器を用いた本発明の実施例を示す。
表示器を用いた本発明の実施例を示す。
この第２図ではメモリＰＴＹ ＲＯＭ ， ＰＴＹ Ｒ
ＡＭおよびパリティ発生器ＰＴＹ ＧＥＭなどを纏めて
パリテイエラーチェツク回路ＰＥＣＣで表わし、また書
込み、読取り信号ＷＲ，ＨＤなどは制御信号ＣＴＬで表
わしている。パリティエラーが検出され、アラームＡＬ
Ｍが出力されるとこれは、ゲートＧ，を閉じてレジスタ
ＲＥＧを前状態保持とすると共に、プロセッサＣＰＵへ
の割込みとなってＣＰＵにレジスタＲＥＧの内容を取込
ませるが、このとき発光ダイオードＬＥＤが点灯してパ
リティエラー発生を知らせる。レジスタＲＥＧの内容（
パリティエラー発生アドレス）はデータパスＤＢへ出力
されるので、液晶表示器はこれを取込んで表示する。
ＡＭおよびパリティ発生器ＰＴＹ ＧＥＭなどを纏めて
パリテイエラーチェツク回路ＰＥＣＣで表わし、また書
込み、読取り信号ＷＲ，ＨＤなどは制御信号ＣＴＬで表
わしている。パリティエラーが検出され、アラームＡＬ
Ｍが出力されるとこれは、ゲートＧ，を閉じてレジスタ
ＲＥＧを前状態保持とすると共に、プロセッサＣＰＵへ
の割込みとなってＣＰＵにレジスタＲＥＧの内容を取込
ませるが、このとき発光ダイオードＬＥＤが点灯してパ
リティエラー発生を知らせる。レジスタＲＥＧの内容（
パリティエラー発生アドレス）はデータパスＤＢへ出力
されるので、液晶表示器はこれを取込んで表示する。
このレジスタＲＥＧの内容のデータパスＤＢへの出力、
液晶表示器ＬＣＤへの該データパス上のデータの取込み
などは制御信号ＣＴＬが制御する。
液晶表示器ＬＣＤへの該データパス上のデータの取込み
などは制御信号ＣＴＬが制御する。
第１図、第２図のパリティエラーアドレス採取、その表
示動作を、次に詳細に説明する。第１図のアンドゲー｝
Ｇ３の一方の入力は発振器ＯＳＣからのシステムクロッ
クであた、他方の入力であるオアゲートＧ，の出力ＡＬ
Ｍは常時はＨレベルなので、アンドゲートＧ３は該クロ
ック（アドレスＡＤＤを変えて行くクロック）を出力し
ている。
示動作を、次に詳細に説明する。第１図のアンドゲー｝
Ｇ３の一方の入力は発振器ＯＳＣからのシステムクロッ
クであた、他方の入力であるオアゲートＧ，の出力ＡＬ
Ｍは常時はＨレベルなので、アンドゲートＧ３は該クロ
ック（アドレスＡＤＤを変えて行くクロック）を出力し
ている。
これはレジスタＲＥＧにアドレスバスＡＢ上のアドレス
を取込ませるから、レジスタＲＥＧはアドレスバス上の
アドレスを逐次取込み、該アドレスに更新している。こ
の状態でアラームＡＬＭがＬレベルなる（パリティエラ
ーが検出される）とアンドゲートＧ，が閉じて、クロッ
ク出力を停止する。このためレジスタＲＥＧは、以後ア
ドレス取込みをしなくなり、停止前の内容即ちパリテイ
エラーアドレスを保持することになる。
を取込ませるから、レジスタＲＥＧはアドレスバス上の
アドレスを逐次取込み、該アドレスに更新している。こ
の状態でアラームＡＬＭがＬレベルなる（パリティエラ
ーが検出される）とアンドゲートＧ，が閉じて、クロッ
ク出力を停止する。このためレジスタＲＥＧは、以後ア
ドレス取込みをしなくなり、停止前の内容即ちパリテイ
エラーアドレスを保持することになる。
アラームの割込みが入るとプロセッサＣＰＵは、今まで
のメモリ読出しを停止して、アラームアドレスの読出し
を行なう。これにはレジスタＲＥＧのアドレスをアドレ
スバスＡＢにのせて該レジスタを指定し、第１のチップ
セレクト信号Ｃ Ｓ ｘ、第２図の制御信号ＣＴＬ、に
よりレジスタＲＥＧを読出しモードにして、その内容を
データパスＤＢへ送出させる。
のメモリ読出しを停止して、アラームアドレスの読出し
を行なう。これにはレジスタＲＥＧのアドレスをアドレ
スバスＡＢにのせて該レジスタを指定し、第１のチップ
セレクト信号Ｃ Ｓ ｘ、第２図の制御信号ＣＴＬ、に
よりレジスタＲＥＧを読出しモードにして、その内容を
データパスＤＢへ送出させる。
このエラーアドレスを液晶表示器ＬＣＤに表示させるに
はプロセッサＣＰＵはアドレスバスＡＢにＬＣＤのアド
レスをのせかつ制御信号ＣＴＬを送ってＬＣＤにデータ
パス上のデータ（エラーアドレス）を取込ませかつ表示
させる。
はプロセッサＣＰＵはアドレスバスＡＢにＬＣＤのアド
レスをのせかつ制御信号ＣＴＬを送ってＬＣＤにデータ
パス上のデータ（エラーアドレス）を取込ませかつ表示
させる。
第ｌ図ＲＯＭのチップセレクト信号ＣＳ，はＰＴＹＲＯ
Ｍに入力してこれをアクティブにする他、ＲＡＭとイン
ヒビット回路ＩＮＨ．にも入力し、またＲＡＭのチップ
セレクト信号ＣＳ．はＰＴＹ ＲＡＭに入力してこれを
アクティブにする他、ＲＯＭとインヒビット回路ＩＮＨ
２にも入力するが、これはインクロック用である。
Ｍに入力してこれをアクティブにする他、ＲＡＭとイン
ヒビット回路ＩＮＨ．にも入力し、またＲＡＭのチップ
セレクト信号ＣＳ．はＰＴＹ ＲＡＭに入力してこれを
アクティブにする他、ＲＯＭとインヒビット回路ＩＮＨ
２にも入力するが、これはインクロック用である。
以上説明したように、従来のバリティチェック方式では
エラーの発生したＲＡＭ，ＲＯＭ，そのアドレスが分ら
ないため、それを検出する工数が大きかったが、本発明
によればエラー発生アドレスが容易に認識できるため、
エラー発生個所が簡単に分り、障害発生箇所探索工程を
省略することができる。
エラーの発生したＲＡＭ，ＲＯＭ，そのアドレスが分ら
ないため、それを検出する工数が大きかったが、本発明
によればエラー発生アドレスが容易に認識できるため、
エラー発生個所が簡単に分り、障害発生箇所探索工程を
省略することができる。
第１図は本発明の原理図、
第２図は本発明の実施例を示すブロック図、第３図は従
来例を示すブロック図である。 第１図でｃｐｕはプロセッサ、ＲＯＭ，ＲＡＭはメモリ
、ＰＥＣはＰＴＹ ＲＯＭ ， ＰＴＹ ＲＡＭ ，
ＰＴＹ ＧＥＮなどで構威されるパリティチェック回路
である。
来例を示すブロック図である。 第１図でｃｐｕはプロセッサ、ＲＯＭ，ＲＡＭはメモリ
、ＰＥＣはＰＴＹ ＲＯＭ ， ＰＴＹ ＲＡＭ ，
ＰＴＹ ＧＥＮなどで構威されるパリティチェック回路
である。
Claims (1)
- 【特許請求の範囲】 １、プロセッサ（ＣＰＵ）、メモリ（ＲＯＭ、ＲＡＭ）
、およびメモリ読出しデータのパリテイチェック回路（
ＰＥＣＣ）を備える処理装置のパリテイエラー検出方式
において、 メモリをアクセスするアドレスを順次取込むレジスタ（
ＲＥＧ）を設け、前記パリテイチェック回路がパリテイ
エラー検出出力を生じるとき、そのエラーを生じたデー
タのアドレスを該レジスタに保持させることを特徴とす
るパリテイエラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235326A JPH0398129A (ja) | 1989-09-11 | 1989-09-11 | パリティエラー検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235326A JPH0398129A (ja) | 1989-09-11 | 1989-09-11 | パリティエラー検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0398129A true JPH0398129A (ja) | 1991-04-23 |
Family
ID=16984450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235326A Pending JPH0398129A (ja) | 1989-09-11 | 1989-09-11 | パリティエラー検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0398129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8423834B2 (en) | 2007-02-28 | 2013-04-16 | Fujitsu Semiconductor Limited | Computer system and memory system |
-
1989
- 1989-09-11 JP JP1235326A patent/JPH0398129A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8423834B2 (en) | 2007-02-28 | 2013-04-16 | Fujitsu Semiconductor Limited | Computer system and memory system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07271403A (ja) | 非運用系メモリ更新方式 | |
| KR910012924A (ko) | 다중 소오스로부터 독립적으로 발생하는 에러를 선택적으로 잡아내기 위한 버스 모니터 | |
| KR940001146B1 (ko) | 정보 처리 장치의 비교 체크 기능 검사를 위한 시스템 | |
| US4731748A (en) | Pocket computer with means for checking the detachable memory module before and after power interruption | |
| JPH0398129A (ja) | パリティエラー検出方式 | |
| KR910008568A (ko) | 퍼스널 컴퓨터 패리티 체크 시스템 | |
| JPH0316655B2 (ja) | ||
| US5586129A (en) | Parity bit memory simulator | |
| JPS60233743A (ja) | 計算機システムの異常検出回路 | |
| JPH0250226A (ja) | マイクロコンピュータ | |
| JPH06110721A (ja) | メモリ制御装置 | |
| JPS63129440A (ja) | ストアスル−バツフア装置 | |
| JP2609768B2 (ja) | 制御情報読出しデータの誤り検出方式 | |
| JPH04120642A (ja) | Ｒａｍ故障検出方式 | |
| JPH02207355A (ja) | メモリ読出し方式 | |
| JPH10326210A (ja) | ロジック回路 | |
| JPH03296146A (ja) | プログラム開発支援装置 | |
| JPS62293582A (ja) | メモリ装置 | |
| JPH0528056A (ja) | メモリ装置 | |
| JPS62166449A (ja) | 論理装置の履歴記憶装置 | |
| JPH05165735A (ja) | パリティエラー発生メモリ素子の識別方式 | |
| JPS5839339B2 (ja) | 計算機プログラム正常動作表示装置 | |
| JPH08221282A (ja) | パリティ生成・チエック回路 | |
| JPS6180600A (ja) | メモリの試験方法 | |
| JPH02178862A (ja) | 情報処理装置 |