JPH10326210A - ロジック回路 - Google Patents
ロジック回路Info
- Publication number
- JPH10326210A JPH10326210A JP9151510A JP15151097A JPH10326210A JP H10326210 A JPH10326210 A JP H10326210A JP 9151510 A JP9151510 A JP 9151510A JP 15151097 A JP15151097 A JP 15151097A JP H10326210 A JPH10326210 A JP H10326210A
- Authority
- JP
- Japan
- Prior art keywords
- error
- circuit
- cpu
- occurrence
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 エラーが発生した場合に、操作者がそのエラ
ー発生要因を短時間で容易に調査できるようにしたロジ
ック回路を提供する。 【解決手段】 エラー状態ラッチ回路3を新たに設け
た。このエラー状態ラッチ回路3は、エラー発生信号E
RRを受けてエラー発生時状態情報ES(例えばエラー
発生時の主メモリのアドレス、RASおよびCAS等、
データ)を取込んで記憶すると共に、CPU1からの制
御信号を受けて記憶している上記エラー発生時状態情報
ESをCPU1に送出する。CPU1はエラー状態ラッ
チ回路3から送られてきた当該エラー発生時状態情報E
Sを表示部等に表示して、操作者のエラー発生要因の調
査に供する。
ー発生要因を短時間で容易に調査できるようにしたロジ
ック回路を提供する。 【解決手段】 エラー状態ラッチ回路3を新たに設け
た。このエラー状態ラッチ回路3は、エラー発生信号E
RRを受けてエラー発生時状態情報ES(例えばエラー
発生時の主メモリのアドレス、RASおよびCAS等、
データ)を取込んで記憶すると共に、CPU1からの制
御信号を受けて記憶している上記エラー発生時状態情報
ESをCPU1に送出する。CPU1はエラー状態ラッ
チ回路3から送られてきた当該エラー発生時状態情報E
Sを表示部等に表示して、操作者のエラー発生要因の調
査に供する。
Description
【0001】
【発明の属する技術分野】本願発明は、CPUおよび当
該CPUの周辺回路等からなるロジック回路に係り、特
に当該ロジック回路においてエラーが発生したときに、
そのエラー発生要因の解析を迅速に行なうのに好適なも
のに関する。
該CPUの周辺回路等からなるロジック回路に係り、特
に当該ロジック回路においてエラーが発生したときに、
そのエラー発生要因の解析を迅速に行なうのに好適なも
のに関する。
【0002】
【従来の技術】CPUおよび当該CPUの周辺回路等か
らなるロジック回路は、従来、各種電子装置に利用され
ているが、この種のロジック回路には、図4(なお、こ
の図では周辺回路等は省略されている)に示すようにエ
ラー検知回路2が設けられており、当該ロジック回路に
おいてエラーが発生したときは、このエラー検知回路2
がそのエラーを検知して(パリティチェック、ウオッチ
ドックタイマ等を利用して行なう)、CPU1にエラー
発生信号ERRを送出する。そして、このエラー発生信
号ERRを受取ったCPU1は、エラーの種類(すなわ
ちエラーの要因)を調べ、このエラーの種類に応じた処
理、例えば、割込み処理を実行することになる。
らなるロジック回路は、従来、各種電子装置に利用され
ているが、この種のロジック回路には、図4(なお、こ
の図では周辺回路等は省略されている)に示すようにエ
ラー検知回路2が設けられており、当該ロジック回路に
おいてエラーが発生したときは、このエラー検知回路2
がそのエラーを検知して(パリティチェック、ウオッチ
ドックタイマ等を利用して行なう)、CPU1にエラー
発生信号ERRを送出する。そして、このエラー発生信
号ERRを受取ったCPU1は、エラーの種類(すなわ
ちエラーの要因)を調べ、このエラーの種類に応じた処
理、例えば、割込み処理を実行することになる。
【0003】
【発明が解決しようとする課題】上記のような従来のロ
ジック回路では、エラーが発生した場合、エラーの種類
によっては上記割込処理で処理できない場合もあるが、
この場合でもCPU1は、エラー検知回路2からのエラ
ー発生信号ERRにより、エラーが発生したことを把握
し、エラー発生を操作者等に報知する動作(例えば表示
動作)等を実行することは可能であった(なお、エラー
発生によりハングアップしたときは、このハングアップ
により操作者等は、直接にエラー発生を認識できた)。
しかし上記CPU1は、エラーが発生したときの状態、
例えばエラーが発生した時点の動作サイクルに係るアド
レス、RAS(Row Address Strob
e)、CAS(Column Address Str
obe)、記憶或いは読出しデータ等(本明細書におい
ては、これらを一括してエラー発生時状態情報という)
を把握していないので、これらを操作者等に報知する動
作の実行はできない。このような理由により、操作者
は、上記のようなロジック回路においてエラーが発生し
て、例えば当該ロジック回路がハングアップとなって
も、エラーの発生については認識できるものの、容易に
はエラー発生要因を特定することはできず、エラー発生
要因の調査に長い時間を要していた。
ジック回路では、エラーが発生した場合、エラーの種類
によっては上記割込処理で処理できない場合もあるが、
この場合でもCPU1は、エラー検知回路2からのエラ
ー発生信号ERRにより、エラーが発生したことを把握
し、エラー発生を操作者等に報知する動作(例えば表示
動作)等を実行することは可能であった(なお、エラー
発生によりハングアップしたときは、このハングアップ
により操作者等は、直接にエラー発生を認識できた)。
しかし上記CPU1は、エラーが発生したときの状態、
例えばエラーが発生した時点の動作サイクルに係るアド
レス、RAS(Row Address Strob
e)、CAS(Column Address Str
obe)、記憶或いは読出しデータ等(本明細書におい
ては、これらを一括してエラー発生時状態情報という)
を把握していないので、これらを操作者等に報知する動
作の実行はできない。このような理由により、操作者
は、上記のようなロジック回路においてエラーが発生し
て、例えば当該ロジック回路がハングアップとなって
も、エラーの発生については認識できるものの、容易に
はエラー発生要因を特定することはできず、エラー発生
要因の調査に長い時間を要していた。
【0004】本願発明は上記のような事情に鑑みてなさ
れたものであり、割込み処理で処理しきれないエラーが
発生した場合にも、操作者がそのエラー発生要因を短時
間で容易に調査できるようにしたロジック回路の提供を
目的とする。
れたものであり、割込み処理で処理しきれないエラーが
発生した場合にも、操作者がそのエラー発生要因を短時
間で容易に調査できるようにしたロジック回路の提供を
目的とする。
【0005】
【課題を解決するための手段】請求項1の発明では、C
PU(中央処理装置)と、当該CPUの周辺回路と、当
該周辺回路でエラー(誤り)が発生した場合に当該エラ
ーを検知すると共にエラーの発生を示すエラー発生信号
を送出するエラー検知回路とを備えているロジック回路
を以下のように構成した。すなわち、上記エラー検知回
路から上記エラー発生信号が送出されたときに、当該エ
ラー発生信号を受けて、その時点での上記周辺回路の動
作状態を示すエラー発生時状態情報を入力して記憶する
エラー状態ラッチ回路を設け、当該エラー状態ラッチ回
路に上記エラー発生時状態情報が記憶されたときには、
上記CPUが、自動的に当該エラー状態ラッチ回路に記
憶されているエラー発生時状態情報を読出し、外部の表
示部に表示するように構成した。
PU(中央処理装置)と、当該CPUの周辺回路と、当
該周辺回路でエラー(誤り)が発生した場合に当該エラ
ーを検知すると共にエラーの発生を示すエラー発生信号
を送出するエラー検知回路とを備えているロジック回路
を以下のように構成した。すなわち、上記エラー検知回
路から上記エラー発生信号が送出されたときに、当該エ
ラー発生信号を受けて、その時点での上記周辺回路の動
作状態を示すエラー発生時状態情報を入力して記憶する
エラー状態ラッチ回路を設け、当該エラー状態ラッチ回
路に上記エラー発生時状態情報が記憶されたときには、
上記CPUが、自動的に当該エラー状態ラッチ回路に記
憶されているエラー発生時状態情報を読出し、外部の表
示部に表示するように構成した。
【0006】請求項2の発明では、CPUと、当該CP
Uの周辺回路と、当該周辺回路でエラーが発生した場合
に当該エラーを検知すると共にエラーの発生を示すエラ
ー発生信号を送出するエラー検知回路とを備えているロ
ジック回路を以下のように構成した。すなわち、上記エ
ラー検知回路から上記エラー発生信号が送出されたとき
に、当該エラー発生信号を受けて、その時点での上記周
辺回路の動作状態を示すエラー発生時状態情報を入力し
て記憶するエラー状態ラッチ回路を設け、外部からのキ
ー入力を受けて、CPUが上記エラー状態ラッチ回路か
ら上記エラー発生時状態情報を読出して、外部の表示部
に表示するように構成した。
Uの周辺回路と、当該周辺回路でエラーが発生した場合
に当該エラーを検知すると共にエラーの発生を示すエラ
ー発生信号を送出するエラー検知回路とを備えているロ
ジック回路を以下のように構成した。すなわち、上記エ
ラー検知回路から上記エラー発生信号が送出されたとき
に、当該エラー発生信号を受けて、その時点での上記周
辺回路の動作状態を示すエラー発生時状態情報を入力し
て記憶するエラー状態ラッチ回路を設け、外部からのキ
ー入力を受けて、CPUが上記エラー状態ラッチ回路か
ら上記エラー発生時状態情報を読出して、外部の表示部
に表示するように構成した。
【0007】
【発明の実施の形態】以下、図面に示す実施の形態によ
り、本願発明を具体的に説明する。図1は、本実施の形
態の構成を示すものである。同図に示すように本実施の
形態は、前述の図4に示す従来例の構成にエラー状態ラ
ッチ回路3を新たに追加した構成となっている(従っ
て、CPU1、エラー検知回路2は図4に示すものと概
ね同一構成および機能のものとなっているが、これらに
ついての説明は省略する)。エラー状態ラッチ回路3
は、エラー検知回路2からエラー発生信号ERRが送出
されてきたときに、前記エラー発生時状態情報ES(例
えばエラー発生時動作に係るアドレス、RAS、CA
S、書込或いは読出しデータ等)を図示しない周辺回路
(例えば主メモリ)から取込んで記憶すると共に、CP
U1の制御を受けて記憶している上記エラー発生時状態
情報ESをCPU1に送出する回路部である。
り、本願発明を具体的に説明する。図1は、本実施の形
態の構成を示すものである。同図に示すように本実施の
形態は、前述の図4に示す従来例の構成にエラー状態ラ
ッチ回路3を新たに追加した構成となっている(従っ
て、CPU1、エラー検知回路2は図4に示すものと概
ね同一構成および機能のものとなっているが、これらに
ついての説明は省略する)。エラー状態ラッチ回路3
は、エラー検知回路2からエラー発生信号ERRが送出
されてきたときに、前記エラー発生時状態情報ES(例
えばエラー発生時動作に係るアドレス、RAS、CA
S、書込或いは読出しデータ等)を図示しない周辺回路
(例えば主メモリ)から取込んで記憶すると共に、CP
U1の制御を受けて記憶している上記エラー発生時状態
情報ESをCPU1に送出する回路部である。
【0008】次に、上記のように構成されている本実施
の形態の動作について説明する。図示しない周辺回路の
いずれかでエラーが発生したときは、各種エラーチェッ
ク方式で当該周辺回路でのエラー発生を検査しているエ
ラー検知回路2は、当該エラーを検知して、エラー発生
信号ERRをCPU1およびエラー状態ラッチ回路3に
送出する。具体的に説明すると、例えばCPU1が、周
辺回路の1つである上記主メモリにデータを書込む動作
サイクル中にエラーが発生したときには、図2(同図に
おいては、上から順に、アドレスA、データD、ライト
信号WR、エラー発生信号ERR、ローアドレスストロ
ーブRAS、カラムアドレスストローブCASの各信号
を示す)に示すようにエラー発生信号ERRは、当該エ
ラー発生時点にローレベルからハイレベルに変化する。
そして、ハイレベルになった上記エラー発生信号ERR
を与えられたエラー状態ラッチ回路3は、その時点の各
信号すなわちエラー発生時状態情報ES(上記図2に示
す具体例では、アドレスA、データD、ライト信号W
R、ローアドレスストローブRAS、カラムアドレスス
トローブCAS等がそれに該当する)を取込んで記憶す
る。
の形態の動作について説明する。図示しない周辺回路の
いずれかでエラーが発生したときは、各種エラーチェッ
ク方式で当該周辺回路でのエラー発生を検査しているエ
ラー検知回路2は、当該エラーを検知して、エラー発生
信号ERRをCPU1およびエラー状態ラッチ回路3に
送出する。具体的に説明すると、例えばCPU1が、周
辺回路の1つである上記主メモリにデータを書込む動作
サイクル中にエラーが発生したときには、図2(同図に
おいては、上から順に、アドレスA、データD、ライト
信号WR、エラー発生信号ERR、ローアドレスストロ
ーブRAS、カラムアドレスストローブCASの各信号
を示す)に示すようにエラー発生信号ERRは、当該エ
ラー発生時点にローレベルからハイレベルに変化する。
そして、ハイレベルになった上記エラー発生信号ERR
を与えられたエラー状態ラッチ回路3は、その時点の各
信号すなわちエラー発生時状態情報ES(上記図2に示
す具体例では、アドレスA、データD、ライト信号W
R、ローアドレスストローブRAS、カラムアドレスス
トローブCAS等がそれに該当する)を取込んで記憶す
る。
【0009】上記のようにしてエラー状態ラッチ回路3
に記憶されたエラー発生時状態情報ESは、自動的にC
PU1により当該エラー状態ラッチ回路3から読出され
て、LED(Light Emitting Diod
e)等の表示素子からなる表示部に表示されるようにし
てもよく、或いは、操作者によるキー入力を受けたCP
U1により、エラー状態ラッチ回路3から読出されて、
表示装置に表示されるようにしてもよい。上記のように
して操作者がエラー発生時状態情報ESを目視で容易に
認識できるようにすることにより、操作者のエラー発生
要因調査は、極めて容易にかつ短時間に行なえるものと
なる。
に記憶されたエラー発生時状態情報ESは、自動的にC
PU1により当該エラー状態ラッチ回路3から読出され
て、LED(Light Emitting Diod
e)等の表示素子からなる表示部に表示されるようにし
てもよく、或いは、操作者によるキー入力を受けたCP
U1により、エラー状態ラッチ回路3から読出されて、
表示装置に表示されるようにしてもよい。上記のように
して操作者がエラー発生時状態情報ESを目視で容易に
認識できるようにすることにより、操作者のエラー発生
要因調査は、極めて容易にかつ短時間に行なえるものと
なる。
【0010】なお、上記エラー状態ラッチ回路3の一構
成例としては、図3に示すような、3個のメモリチップ
4〜6から構成されるものが考えられるが、このような
構成のエラー状態ラッチ回路3では、エラー発生信号E
RRが入力したときに(正確には、前述のようにエラー
発生信号ERRがローレベルからハイレベルに変化した
ときに)、エラー発生時状態情報ES、すなわち前記具
体例の場合ではアドレスA、RASおよびCAS等、書
込データDをそれぞれメモリチップ4〜6に入力して記
憶し、このようにして記憶したエラー発生時状態情報E
Sを読出する際には上記メモリチップ4〜6にそれぞれ
IOチップセレクト11〜13を与えて、それぞれ記憶
しているアドレスA、RASおよびCAS等、書込デー
タDを出力させることになる。
成例としては、図3に示すような、3個のメモリチップ
4〜6から構成されるものが考えられるが、このような
構成のエラー状態ラッチ回路3では、エラー発生信号E
RRが入力したときに(正確には、前述のようにエラー
発生信号ERRがローレベルからハイレベルに変化した
ときに)、エラー発生時状態情報ES、すなわち前記具
体例の場合ではアドレスA、RASおよびCAS等、書
込データDをそれぞれメモリチップ4〜6に入力して記
憶し、このようにして記憶したエラー発生時状態情報E
Sを読出する際には上記メモリチップ4〜6にそれぞれ
IOチップセレクト11〜13を与えて、それぞれ記憶
しているアドレスA、RASおよびCAS等、書込デー
タDを出力させることになる。
【0011】
【発明の効果】以上詳述したように、本願発明によれ
ば、エラーが発生した場合に、操作者がそのエラー発生
要因を短時間で容易に調査できるようにしたロジック回
路の提供を可能とする。
ば、エラーが発生した場合に、操作者がそのエラー発生
要因を短時間で容易に調査できるようにしたロジック回
路の提供を可能とする。
【図1】本願発明の一実施の形態の構成を示す図であ
る。
る。
【図2】エラー発生信号ERRの出力タイミングを他の
信号のタイミグとの関係で示す図である。
信号のタイミグとの関係で示す図である。
【図3】図1におけるエラー状態ラッチ回路3の一具体
例の構成を示す図である。
例の構成を示す図である。
【図4】従来例を示す図である。
1 CPU 2 エラー検知回路 3 エラー状態ラッチ回路 ERR エラー発生信号 ES エラー発生時状態情報
Claims (2)
- 【請求項1】 CPU(中央処理装置)と、当該CPU
の周辺回路と、当該周辺回路でエラー(誤り)が発生し
た場合に当該エラーを検知すると共にエラーの発生を示
すエラー発生信号を送出するエラー検知回路とを備えて
いるロジック回路において、 上記エラー検知回路から上記エラー発生信号が送出され
たときに、当該エラー発生信号を受けて、その時点での
上記周辺回路の動作状態を示すエラー発生時状態情報を
入力して記憶するエラー状態ラッチ回路を設け、 当該エラー状態ラッチ回路に上記エラー発生時状態情報
が記憶されたときには、上記CPUが、自動的に当該エ
ラー状態ラッチ回路に記憶されているエラー発生時状態
情報を読出し、外部の表示部に表示するようにしたこと
を特徴とするロジック回路。 - 【請求項2】 CPUと、当該CPUの周辺回路と、当
該周辺回路でエラーが発生した場合に当該エラーを検知
すると共にエラーの発生を示すエラー発生信号を送出す
るエラー検知回路とを備えているロジック回路におい
て、 上記エラー検知回路から上記エラー発生信号が送出され
たときに、当該エラー発生信号を受けて、その時点での
上記周辺回路の動作状態を示すエラー発生時状態情報を
入力して記憶するエラー状態ラッチ回路を設け、 外部からのキー入力を受けて、CPUが上記エラー状態
ラッチ回路から上記エラー発生時状態情報を読出して、
外部の表示部に表示するようにしたことを特徴とするロ
ジック回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9151510A JPH10326210A (ja) | 1997-05-26 | 1997-05-26 | ロジック回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9151510A JPH10326210A (ja) | 1997-05-26 | 1997-05-26 | ロジック回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10326210A true JPH10326210A (ja) | 1998-12-08 |
Family
ID=15520095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9151510A Pending JPH10326210A (ja) | 1997-05-26 | 1997-05-26 | ロジック回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10326210A (ja) |
-
1997
- 1997-05-26 JP JP9151510A patent/JPH10326210A/ja active Pending
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