JPH10326210A - ロジック回路 - Google Patents
ロジック回路Info
- Publication number
- JPH10326210A JPH10326210A JP9151510A JP15151097A JPH10326210A JP H10326210 A JPH10326210 A JP H10326210A JP 9151510 A JP9151510 A JP 9151510A JP 15151097 A JP15151097 A JP 15151097A JP H10326210 A JPH10326210 A JP H10326210A
- Authority
- JP
- Japan
- Prior art keywords
- error
- circuit
- cpu
- occurrence
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 エラーが発生した場合に、操作者がそのエラ
ー発生要因を短時間で容易に調査できるようにしたロジ
ック回路を提供する。 【解決手段】 エラー状態ラッチ回路３を新たに設け
た。このエラー状態ラッチ回路３は、エラー発生信号Ｅ
ＲＲを受けてエラー発生時状態情報ＥＳ（例えばエラー
発生時の主メモリのアドレス、ＲＡＳおよびＣＡＳ等、
データ）を取込んで記憶すると共に、ＣＰＵ１からの制
御信号を受けて記憶している上記エラー発生時状態情報
ＥＳをＣＰＵ１に送出する。ＣＰＵ１はエラー状態ラッ
チ回路３から送られてきた当該エラー発生時状態情報Ｅ
Ｓを表示部等に表示して、操作者のエラー発生要因の調
査に供する。
ー発生要因を短時間で容易に調査できるようにしたロジ
ック回路を提供する。 【解決手段】 エラー状態ラッチ回路３を新たに設け
た。このエラー状態ラッチ回路３は、エラー発生信号Ｅ
ＲＲを受けてエラー発生時状態情報ＥＳ（例えばエラー
発生時の主メモリのアドレス、ＲＡＳおよびＣＡＳ等、
データ）を取込んで記憶すると共に、ＣＰＵ１からの制
御信号を受けて記憶している上記エラー発生時状態情報
ＥＳをＣＰＵ１に送出する。ＣＰＵ１はエラー状態ラッ
チ回路３から送られてきた当該エラー発生時状態情報Ｅ
Ｓを表示部等に表示して、操作者のエラー発生要因の調
査に供する。
Description
【０００１】
【発明の属する技術分野】本願発明は、ＣＰＵおよび当
該ＣＰＵの周辺回路等からなるロジック回路に係り、特
に当該ロジック回路においてエラーが発生したときに、
そのエラー発生要因の解析を迅速に行なうのに好適なも
のに関する。
該ＣＰＵの周辺回路等からなるロジック回路に係り、特
に当該ロジック回路においてエラーが発生したときに、
そのエラー発生要因の解析を迅速に行なうのに好適なも
のに関する。
【０００２】
【従来の技術】ＣＰＵおよび当該ＣＰＵの周辺回路等か
らなるロジック回路は、従来、各種電子装置に利用され
ているが、この種のロジック回路には、図４（なお、こ
の図では周辺回路等は省略されている）に示すようにエ
ラー検知回路２が設けられており、当該ロジック回路に
おいてエラーが発生したときは、このエラー検知回路２
がそのエラーを検知して（パリティチェック、ウオッチ
ドックタイマ等を利用して行なう）、ＣＰＵ１にエラー
発生信号ＥＲＲを送出する。そして、このエラー発生信
号ＥＲＲを受取ったＣＰＵ１は、エラーの種類（すなわ
ちエラーの要因）を調べ、このエラーの種類に応じた処
理、例えば、割込み処理を実行することになる。
らなるロジック回路は、従来、各種電子装置に利用され
ているが、この種のロジック回路には、図４（なお、こ
の図では周辺回路等は省略されている）に示すようにエ
ラー検知回路２が設けられており、当該ロジック回路に
おいてエラーが発生したときは、このエラー検知回路２
がそのエラーを検知して（パリティチェック、ウオッチ
ドックタイマ等を利用して行なう）、ＣＰＵ１にエラー
発生信号ＥＲＲを送出する。そして、このエラー発生信
号ＥＲＲを受取ったＣＰＵ１は、エラーの種類（すなわ
ちエラーの要因）を調べ、このエラーの種類に応じた処
理、例えば、割込み処理を実行することになる。
【０００３】
【発明が解決しようとする課題】上記のような従来のロ
ジック回路では、エラーが発生した場合、エラーの種類
によっては上記割込処理で処理できない場合もあるが、
この場合でもＣＰＵ１は、エラー検知回路２からのエラ
ー発生信号ＥＲＲにより、エラーが発生したことを把握
し、エラー発生を操作者等に報知する動作（例えば表示
動作）等を実行することは可能であった（なお、エラー
発生によりハングアップしたときは、このハングアップ
により操作者等は、直接にエラー発生を認識できた）。
しかし上記ＣＰＵ１は、エラーが発生したときの状態、
例えばエラーが発生した時点の動作サイクルに係るアド
レス、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ）、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）、記憶或いは読出しデータ等（本明細書におい
ては、これらを一括してエラー発生時状態情報という）
を把握していないので、これらを操作者等に報知する動
作の実行はできない。このような理由により、操作者
は、上記のようなロジック回路においてエラーが発生し
て、例えば当該ロジック回路がハングアップとなって
も、エラーの発生については認識できるものの、容易に
はエラー発生要因を特定することはできず、エラー発生
要因の調査に長い時間を要していた。
ジック回路では、エラーが発生した場合、エラーの種類
によっては上記割込処理で処理できない場合もあるが、
この場合でもＣＰＵ１は、エラー検知回路２からのエラ
ー発生信号ＥＲＲにより、エラーが発生したことを把握
し、エラー発生を操作者等に報知する動作（例えば表示
動作）等を実行することは可能であった（なお、エラー
発生によりハングアップしたときは、このハングアップ
により操作者等は、直接にエラー発生を認識できた）。
しかし上記ＣＰＵ１は、エラーが発生したときの状態、
例えばエラーが発生した時点の動作サイクルに係るアド
レス、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ）、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）、記憶或いは読出しデータ等（本明細書におい
ては、これらを一括してエラー発生時状態情報という）
を把握していないので、これらを操作者等に報知する動
作の実行はできない。このような理由により、操作者
は、上記のようなロジック回路においてエラーが発生し
て、例えば当該ロジック回路がハングアップとなって
も、エラーの発生については認識できるものの、容易に
はエラー発生要因を特定することはできず、エラー発生
要因の調査に長い時間を要していた。
【０００４】本願発明は上記のような事情に鑑みてなさ
れたものであり、割込み処理で処理しきれないエラーが
発生した場合にも、操作者がそのエラー発生要因を短時
間で容易に調査できるようにしたロジック回路の提供を
目的とする。
れたものであり、割込み処理で処理しきれないエラーが
発生した場合にも、操作者がそのエラー発生要因を短時
間で容易に調査できるようにしたロジック回路の提供を
目的とする。
【０００５】
【課題を解決するための手段】請求項１の発明では、Ｃ
ＰＵ（中央処理装置）と、当該ＣＰＵの周辺回路と、当
該周辺回路でエラー（誤り）が発生した場合に当該エラ
ーを検知すると共にエラーの発生を示すエラー発生信号
を送出するエラー検知回路とを備えているロジック回路
を以下のように構成した。すなわち、上記エラー検知回
路から上記エラー発生信号が送出されたときに、当該エ
ラー発生信号を受けて、その時点での上記周辺回路の動
作状態を示すエラー発生時状態情報を入力して記憶する
エラー状態ラッチ回路を設け、当該エラー状態ラッチ回
路に上記エラー発生時状態情報が記憶されたときには、
上記ＣＰＵが、自動的に当該エラー状態ラッチ回路に記
憶されているエラー発生時状態情報を読出し、外部の表
示部に表示するように構成した。
ＰＵ（中央処理装置）と、当該ＣＰＵの周辺回路と、当
該周辺回路でエラー（誤り）が発生した場合に当該エラ
ーを検知すると共にエラーの発生を示すエラー発生信号
を送出するエラー検知回路とを備えているロジック回路
を以下のように構成した。すなわち、上記エラー検知回
路から上記エラー発生信号が送出されたときに、当該エ
ラー発生信号を受けて、その時点での上記周辺回路の動
作状態を示すエラー発生時状態情報を入力して記憶する
エラー状態ラッチ回路を設け、当該エラー状態ラッチ回
路に上記エラー発生時状態情報が記憶されたときには、
上記ＣＰＵが、自動的に当該エラー状態ラッチ回路に記
憶されているエラー発生時状態情報を読出し、外部の表
示部に表示するように構成した。
【０００６】請求項２の発明では、ＣＰＵと、当該ＣＰ
Ｕの周辺回路と、当該周辺回路でエラーが発生した場合
に当該エラーを検知すると共にエラーの発生を示すエラ
ー発生信号を送出するエラー検知回路とを備えているロ
ジック回路を以下のように構成した。すなわち、上記エ
ラー検知回路から上記エラー発生信号が送出されたとき
に、当該エラー発生信号を受けて、その時点での上記周
辺回路の動作状態を示すエラー発生時状態情報を入力し
て記憶するエラー状態ラッチ回路を設け、外部からのキ
ー入力を受けて、ＣＰＵが上記エラー状態ラッチ回路か
ら上記エラー発生時状態情報を読出して、外部の表示部
に表示するように構成した。
Ｕの周辺回路と、当該周辺回路でエラーが発生した場合
に当該エラーを検知すると共にエラーの発生を示すエラ
ー発生信号を送出するエラー検知回路とを備えているロ
ジック回路を以下のように構成した。すなわち、上記エ
ラー検知回路から上記エラー発生信号が送出されたとき
に、当該エラー発生信号を受けて、その時点での上記周
辺回路の動作状態を示すエラー発生時状態情報を入力し
て記憶するエラー状態ラッチ回路を設け、外部からのキ
ー入力を受けて、ＣＰＵが上記エラー状態ラッチ回路か
ら上記エラー発生時状態情報を読出して、外部の表示部
に表示するように構成した。
【０００７】
【発明の実施の形態】以下、図面に示す実施の形態によ
り、本願発明を具体的に説明する。図１は、本実施の形
態の構成を示すものである。同図に示すように本実施の
形態は、前述の図４に示す従来例の構成にエラー状態ラ
ッチ回路３を新たに追加した構成となっている（従っ
て、ＣＰＵ１、エラー検知回路２は図４に示すものと概
ね同一構成および機能のものとなっているが、これらに
ついての説明は省略する）。エラー状態ラッチ回路３
は、エラー検知回路２からエラー発生信号ＥＲＲが送出
されてきたときに、前記エラー発生時状態情報ＥＳ（例
えばエラー発生時動作に係るアドレス、ＲＡＳ、ＣＡ
Ｓ、書込或いは読出しデータ等）を図示しない周辺回路
（例えば主メモリ）から取込んで記憶すると共に、ＣＰ
Ｕ１の制御を受けて記憶している上記エラー発生時状態
情報ＥＳをＣＰＵ１に送出する回路部である。
り、本願発明を具体的に説明する。図１は、本実施の形
態の構成を示すものである。同図に示すように本実施の
形態は、前述の図４に示す従来例の構成にエラー状態ラ
ッチ回路３を新たに追加した構成となっている（従っ
て、ＣＰＵ１、エラー検知回路２は図４に示すものと概
ね同一構成および機能のものとなっているが、これらに
ついての説明は省略する）。エラー状態ラッチ回路３
は、エラー検知回路２からエラー発生信号ＥＲＲが送出
されてきたときに、前記エラー発生時状態情報ＥＳ（例
えばエラー発生時動作に係るアドレス、ＲＡＳ、ＣＡ
Ｓ、書込或いは読出しデータ等）を図示しない周辺回路
（例えば主メモリ）から取込んで記憶すると共に、ＣＰ
Ｕ１の制御を受けて記憶している上記エラー発生時状態
情報ＥＳをＣＰＵ１に送出する回路部である。
【０００８】次に、上記のように構成されている本実施
の形態の動作について説明する。図示しない周辺回路の
いずれかでエラーが発生したときは、各種エラーチェッ
ク方式で当該周辺回路でのエラー発生を検査しているエ
ラー検知回路２は、当該エラーを検知して、エラー発生
信号ＥＲＲをＣＰＵ１およびエラー状態ラッチ回路３に
送出する。具体的に説明すると、例えばＣＰＵ１が、周
辺回路の１つである上記主メモリにデータを書込む動作
サイクル中にエラーが発生したときには、図２（同図に
おいては、上から順に、アドレスＡ、データＤ、ライト
信号ＷＲ、エラー発生信号ＥＲＲ、ローアドレスストロ
ーブＲＡＳ、カラムアドレスストローブＣＡＳの各信号
を示す）に示すようにエラー発生信号ＥＲＲは、当該エ
ラー発生時点にローレベルからハイレベルに変化する。
そして、ハイレベルになった上記エラー発生信号ＥＲＲ
を与えられたエラー状態ラッチ回路３は、その時点の各
信号すなわちエラー発生時状態情報ＥＳ（上記図２に示
す具体例では、アドレスＡ、データＤ、ライト信号Ｗ
Ｒ、ローアドレスストローブＲＡＳ、カラムアドレスス
トローブＣＡＳ等がそれに該当する）を取込んで記憶す
る。
の形態の動作について説明する。図示しない周辺回路の
いずれかでエラーが発生したときは、各種エラーチェッ
ク方式で当該周辺回路でのエラー発生を検査しているエ
ラー検知回路２は、当該エラーを検知して、エラー発生
信号ＥＲＲをＣＰＵ１およびエラー状態ラッチ回路３に
送出する。具体的に説明すると、例えばＣＰＵ１が、周
辺回路の１つである上記主メモリにデータを書込む動作
サイクル中にエラーが発生したときには、図２（同図に
おいては、上から順に、アドレスＡ、データＤ、ライト
信号ＷＲ、エラー発生信号ＥＲＲ、ローアドレスストロ
ーブＲＡＳ、カラムアドレスストローブＣＡＳの各信号
を示す）に示すようにエラー発生信号ＥＲＲは、当該エ
ラー発生時点にローレベルからハイレベルに変化する。
そして、ハイレベルになった上記エラー発生信号ＥＲＲ
を与えられたエラー状態ラッチ回路３は、その時点の各
信号すなわちエラー発生時状態情報ＥＳ（上記図２に示
す具体例では、アドレスＡ、データＤ、ライト信号Ｗ
Ｒ、ローアドレスストローブＲＡＳ、カラムアドレスス
トローブＣＡＳ等がそれに該当する）を取込んで記憶す
る。
【０００９】上記のようにしてエラー状態ラッチ回路３
に記憶されたエラー発生時状態情報ＥＳは、自動的にＣ
ＰＵ１により当該エラー状態ラッチ回路３から読出され
て、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄ
ｅ）等の表示素子からなる表示部に表示されるようにし
てもよく、或いは、操作者によるキー入力を受けたＣＰ
Ｕ１により、エラー状態ラッチ回路３から読出されて、
表示装置に表示されるようにしてもよい。上記のように
して操作者がエラー発生時状態情報ＥＳを目視で容易に
認識できるようにすることにより、操作者のエラー発生
要因調査は、極めて容易にかつ短時間に行なえるものと
なる。
に記憶されたエラー発生時状態情報ＥＳは、自動的にＣ
ＰＵ１により当該エラー状態ラッチ回路３から読出され
て、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄ
ｅ）等の表示素子からなる表示部に表示されるようにし
てもよく、或いは、操作者によるキー入力を受けたＣＰ
Ｕ１により、エラー状態ラッチ回路３から読出されて、
表示装置に表示されるようにしてもよい。上記のように
して操作者がエラー発生時状態情報ＥＳを目視で容易に
認識できるようにすることにより、操作者のエラー発生
要因調査は、極めて容易にかつ短時間に行なえるものと
なる。
【００１０】なお、上記エラー状態ラッチ回路３の一構
成例としては、図３に示すような、３個のメモリチップ
４〜６から構成されるものが考えられるが、このような
構成のエラー状態ラッチ回路３では、エラー発生信号Ｅ
ＲＲが入力したときに（正確には、前述のようにエラー
発生信号ＥＲＲがローレベルからハイレベルに変化した
ときに）、エラー発生時状態情報ＥＳ、すなわち前記具
体例の場合ではアドレスＡ、ＲＡＳおよびＣＡＳ等、書
込データＤをそれぞれメモリチップ４〜６に入力して記
憶し、このようにして記憶したエラー発生時状態情報Ｅ
Ｓを読出する際には上記メモリチップ４〜６にそれぞれ
ＩＯチップセレクト１１〜１３を与えて、それぞれ記憶
しているアドレスＡ、ＲＡＳおよびＣＡＳ等、書込デー
タＤを出力させることになる。
成例としては、図３に示すような、３個のメモリチップ
４〜６から構成されるものが考えられるが、このような
構成のエラー状態ラッチ回路３では、エラー発生信号Ｅ
ＲＲが入力したときに（正確には、前述のようにエラー
発生信号ＥＲＲがローレベルからハイレベルに変化した
ときに）、エラー発生時状態情報ＥＳ、すなわち前記具
体例の場合ではアドレスＡ、ＲＡＳおよびＣＡＳ等、書
込データＤをそれぞれメモリチップ４〜６に入力して記
憶し、このようにして記憶したエラー発生時状態情報Ｅ
Ｓを読出する際には上記メモリチップ４〜６にそれぞれ
ＩＯチップセレクト１１〜１３を与えて、それぞれ記憶
しているアドレスＡ、ＲＡＳおよびＣＡＳ等、書込デー
タＤを出力させることになる。
【００１１】
【発明の効果】以上詳述したように、本願発明によれ
ば、エラーが発生した場合に、操作者がそのエラー発生
要因を短時間で容易に調査できるようにしたロジック回
路の提供を可能とする。
ば、エラーが発生した場合に、操作者がそのエラー発生
要因を短時間で容易に調査できるようにしたロジック回
路の提供を可能とする。
【図１】本願発明の一実施の形態の構成を示す図であ
る。
る。
【図２】エラー発生信号ＥＲＲの出力タイミングを他の
信号のタイミグとの関係で示す図である。
信号のタイミグとの関係で示す図である。
【図３】図１におけるエラー状態ラッチ回路３の一具体
例の構成を示す図である。
例の構成を示す図である。
【図４】従来例を示す図である。
１ ＣＰＵ ２ エラー検知回路 ３ エラー状態ラッチ回路 ＥＲＲ エラー発生信号 ＥＳ エラー発生時状態情報
Claims (2)
- 【請求項１】 ＣＰＵ（中央処理装置）と、当該ＣＰＵ
の周辺回路と、当該周辺回路でエラー（誤り）が発生し
た場合に当該エラーを検知すると共にエラーの発生を示
すエラー発生信号を送出するエラー検知回路とを備えて
いるロジック回路において、 上記エラー検知回路から上記エラー発生信号が送出され
たときに、当該エラー発生信号を受けて、その時点での
上記周辺回路の動作状態を示すエラー発生時状態情報を
入力して記憶するエラー状態ラッチ回路を設け、 当該エラー状態ラッチ回路に上記エラー発生時状態情報
が記憶されたときには、上記ＣＰＵが、自動的に当該エ
ラー状態ラッチ回路に記憶されているエラー発生時状態
情報を読出し、外部の表示部に表示するようにしたこと
を特徴とするロジック回路。 - 【請求項２】 ＣＰＵと、当該ＣＰＵの周辺回路と、当
該周辺回路でエラーが発生した場合に当該エラーを検知
すると共にエラーの発生を示すエラー発生信号を送出す
るエラー検知回路とを備えているロジック回路におい
て、 上記エラー検知回路から上記エラー発生信号が送出され
たときに、当該エラー発生信号を受けて、その時点での
上記周辺回路の動作状態を示すエラー発生時状態情報を
入力して記憶するエラー状態ラッチ回路を設け、 外部からのキー入力を受けて、ＣＰＵが上記エラー状態
ラッチ回路から上記エラー発生時状態情報を読出して、
外部の表示部に表示するようにしたことを特徴とするロ
ジック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151510A JPH10326210A (ja) | 1997-05-26 | 1997-05-26 | ロジック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151510A JPH10326210A (ja) | 1997-05-26 | 1997-05-26 | ロジック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326210A true JPH10326210A (ja) | 1998-12-08 |
Family
ID=15520095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9151510A Pending JPH10326210A (ja) | 1997-05-26 | 1997-05-26 | ロジック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10326210A (ja) |
-
1997
- 1997-05-26 JP JP9151510A patent/JPH10326210A/ja active Pending
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