JPS6025624Y2 - 情報処理装置開発用装置 - Google Patents

Description

【考案の詳細な説明】 本考案は情報処理装置用開発装置、特にワンチップマイ
クロコンピュータの機能を有する開発用情報処理袋に関
する。

ワンチップマイクロコンピュータは、その特長として第
１図に示すように集積回路素子−固（１チツプ）の中に
メモリのアドレス指定を行なうプログラムカウンタ１０
０、データを格納するデータホインタ２００、読み出し
専用メモリ （ＲＯＭ） ３００、読み出し書込み可能メモリ（ＲＡ
Ｍ）４００、制御部及び演算部５００、入出力制御回路
（Ｉ１０ゲート）群６００及び入出力端子群７００を有
しており、一個のチップで完全な情報処理が実行できる
ように構成されている。

このワンチップマイクロコンピュータを正常に動作され
るには、ＲＯＭ部に正確なプログラムを書き込む必要が
ある。

ＲＯＭ部にプログラムを書き込む方法として工業的に行
われる最も一般的な方法に、マスクによる焼付けがある
。

これによりワンチップマイクロコンピュータは大量かつ
安価に生産されるが、問題はこの書き込んだプログラム
が正確であるか否かということである。

一旦マスクによってプログラムを焼付けて書き込むと、
完成後、プログラムの不備を発見しても修正は不可能で
ある。

そこでワンチップマイクロコンピュータのＲＯＭにプロ
グラムを書き込む前に、プログラムの充分な評価が必要
となってくる。

従来このプログラムの評価を行う為、ワンチップマイク
ロコンピュータ開発用装置（以下エバチップと記す）が
開発されているが、これには二つの種類がアル。

第１には、ワンチップマイクロコンピュータと回路構成
が同じで、ただＲＯＭ部だけが、プログラムの書き換え
可能なＦＲＯＭで構成されているもの、第二には第２図
に示すようにＲＯＭをチツブに外付けするもので、この
動作としてプログラムカウンタ２１００の内容がアドレ
スゲート２２００アドレス信号出力端子群２３００を介
して外付けＲＯＭ２４００のアドレス指定を行ない、指
定された外付けＲＯＭ２４００の内容はデータ入力端子
群２５００からデータゲート群２６００を介して、コン
トローラ及び演算部２７００に入力され、所定の演算あ
るいは制御がなされ、Ｉ１０ゲート端子群２８００を介
してその結果をＩ１０ゲート端子群２９００に出力する
。

これら二つの方法において、第一の場合には内部ＦＲＯ
Ｍ第０Ｍ場合には外付けＲＯＭに書込まれたプログラム
により装置を動作させ、書き込まれたプログラムの良否
を判断する。

もし、プログラムに不備があった場合には、比較的簡単
に誤ったＰＲＯＭの内容を修正して最終的に正しいプロ
グラムを作成して、マスクにより焼付けを行う。

しかしながら従来これらの方法にはいくつかの欠点があ
った。

即ち、第一の方法では、チップ内部へＦＲＯＭを持つマ
イクロコプロセッサの製造が非常に安価であること、又
大容量のＦＲＯＭをチップ内部に形成することが極めて
難しいことである。

更に第二の方法では、ケース上に制約がある。

即ち、本来のワンチップマイクロコンピュータに比べ、
少くともアドレス端子群２３００、及びデータ入力端子
群２５００たけ多くの端子が必要とされる。

しかしながら、通常のワンチップマイクロプロセッサの
端子数は４０ビン、４２ピンに統一されており、この場
合ＲＯＭの容量は水バイトのものが一般的である。

従ってＲＯＭを外付けするとなれは、これにＲＯＭアド
レス用端子群として１１本、データ入力用端子としても
８本の合計１９本の端子を更に設けなければならず、４
０ビン用の装置ならば５９ビンを又４２ピン用の装置な
らば６１ピンの端子数が素子に必要となる。

集積回路用ケースは特殊なものを除き、最大端子数６４
ピンであるからここまでのものならエバチップとして実
現できるし、又、市販されている。

しかし最近ではワンチップマイクロコンピュータの機能
拡大に伴ない必要とされる端子数カ５６ピンもしくは６
４ピンのワンチップマイクロコンピュータの要求が増え
つつある。

即ち、ピン数が多いことは入出力回路Ｉ１０を制御でき
る能力が増加したことを意味しており、それによって、
ＲＯＭにも４にバイトの容量を持たせなければ制御でき
なくなってしまう。

従ってエバチップに外付けＲＯＭを用いる場合には、Ｒ
ＯＭアドレス用端子としては１鉢、データ入力用端子と
しても８本合計２０本の余分な端子数が必要となる。

従って５６ビンなら７６ビン、６４ピンなら８４ピンの
ケースが必要となる。

このように通常のワンチップマイクロコンピュータの有
する端子数より多い端子数を必要とするケースは非常な
コストアップとなり量産性に不向きである。

加、えて第一、第二の方法共通の欠点としてプログラム
の検査修正効率が低いことである。

一般にプログラムの検査、修正を行う為には、プロセッ
サ内のレジスタの内容データポインタの内容等を検査す
る必要があるが、従来の方法ではいずれも端子数の問題
等でレジスタやデータポインタ等の内容を外部にとり出
して検査することができなかった。

その為プログラムの不適正がわかっていても、どの個所
がどのように誤っており、どのように修正すればよいか
を発見するのに多大な時間を要していた。

本考案はこれらの欠点を鑑みてなされたものであり、目
的とするところは端子数を増加することな（ＲＯＭを外
付けできるワンチップマイクロコンピュータ開発用のエ
バチップを提供するとともに、このエバチップの検査、
修正効率を改善することにある。

本願考案はプログラム内容を格納する記憶部を装置の端
子に外付けすることによって通常のワンチップマイクロ
コンピュータと同じ処理機能を有するワンチップマイク
ロコンピュータ開発用装置において、外付けされた記憶
部からプロクラムデータを取り込む期間とこのプログラ
ムデータに基いて装置が演算処理をする期間とを検出す
る検出手段からの制御により外付けされた記憶部と装置
との間でデータ搬送をする時に使用される端子とプログ
ラムデータに基いて装置が演算処理を行ない外部の処理
回路との間でデータ転送を行なう時に使用される端子と
を共通に使用することを特徴とする。

以下、第３図を参照して本考案のワンチップマイクロコ
ンピュータ開発用装置の一実施例を詳細に説明する。

説明を簡単にするため本実施例においては外付けＲＯＭ
とのデータ転送時に使用される外部接続用端子は装置が
周辺機器（例えばタイプライタ、キーボード、プリンタ
ー等）とデータ転送を行なう時に使用される周辺装置入
出力端子と共通に使用した例を提示する。

本実施例によれば、開発用装置はプログラムデータを記
憶保持しプロゲラｌ、カウンタ２からのアドレス指定に
よりプログラムデータを読み出すＲＯＭ部６と、プログ
ラムデータに基いて演算及び制御を行なう演算制御部３
と演算結果等を一時間保持するレジスタ部４と、周辺装
置とのデータ転送の制御を行なう周辺装置入出力制御部
５と、データの読み出腰書き込みが可能なＲＯＭ部やこ
のＲＯＭ部のアドレスケート指定を行なうデータポイン
タや割込制御部等信の制御系１１とを含み、各部には演
算制御部３が発生され、ＲＯＭ部６とのデータ転送期間
を示すモードとＲＯＭ部６から入力されるプログラムデ
ータに基いて処理を実行し周辺装置との間でデータ転送
を行なう期間を示すモートとを検出しそれぞれのモード
指定信号２５によって接続バスの切り換えを行なう複数
個の内部マルチプレクサ群７〜１０にバス３７〜４０を
通じて接続される。

一方これら内部マルチプレクサ群はデー１−回路１３〜
１６を介して外部接続用端子１７〜２０に接続され、外
部接続用端子１７〜２０は内部マルチプレクサと同じ動
作機能を有する外部マルチプレクサ群２１〜２４に対応
して接続される。

更に外部マルチプレクサ群２１〜２４は外付けＲＯＭ６
、表示部、検査部、周辺機器へ接続される。

詳しくは、プログラムカウンタ２はアドレスパルス３７
、内部マルチプレクサ７、ケート１３、外部マルチプレ
クサ２１、アドレス２８を介してＲＯＭ５へ接続され、
ＲＯＭ６のアトルスを指定する。

アドレス指定されたＲＯＭ６ はデータバス２９、外部
マルチプレクサ２２、端子１８、ゲート１４、内部マル
チプレクサ８、データバス３８を介して演算制御部３に
プログラムデータを送る。

レジスタ４はパス３９内部マルチプレクサ９、ゲータ１
５、端子１９、外部マルチプレクサ２３、バス３２を介
して、その内容が表示あるいは検査される。

制御系１１はバス４０、内部マルチプレクサ１０、ゲー
ト１６、端子２０、外部マルチプレクサ２４、バス３４
を介してそれらの内容が表示、検査される。

更に周辺装置入出力制御部５はバス３６及びこのバスに
並列に接続された内部マルチプレクサ７〜１０、ゲート
群１３〜１６、端子群１７〜２０、外部マルチプレクサ
群２１〜２４、バス３０，３１，３８．３５を介して周
辺機器と相互接続される。

かかる本実施例の動作を詳述すると、演算制御部３から
出力されるモード指定信号は、装置内部にある入出力マ
ルチプレクサ群７〜１０に入力されると同時にゲート１
２、モード指定信号端子２７を介して外部マルチプレク
サ群２１〜２４に入力される。

装置を駆動させると、まずプログラムカウンタ２よりＲ
ＯＭ５ヘアドレスデータが出力される。

この時、演算制御部３は、ＲＯＭ５とのデータ転送期間
であることを知り、モード指定信号２５を論理６６１９
９とする。

このアドレスデータは内部マルチプレクサ群７〜１０及
び外部マルチプレクサ群２１〜２４を制御しプログラム
カウンタ２、演算制御部３とＲＯＭ部６プログラムカウ
ンタ２の内容を内部マルチプレクサ７、外部マルチプレ
クサ２１′を介してＲＯＭ５に入力する。

ＲＯＭ５に入力されたアドレスデータに対応するプログ
ラムデータはモード指定信号端子２７からの論理“１パ
を受けた外部マルチプレクサ２２及び、モード指定信号
２５より論理“１“を受けた内部マルチプレクサを介し
て演算制御部３へ入力され、その情報に従った処理の実
行期間に移る。

この際、所望のデータ、例えはレジスタ４の内容、デー
タポインタ等信の制御系１１の内容等についても、内部
マルチプレクサ群９，１０．及び外部マルチプレクサ群
２３．２４がモード指定信号により、データ取出しモー
ド（論理“’ １ ”）となっているので外部へ送り出
して表示、検査を行なうことができる。

次に、装置がプログラムデータに基づく処理期間にうつ
ると、モード指定信号は論理゛１゛′から論理“０゛へ
切換わる。

これに従い内部マルチプレクサ群７〜１０及び外部マル
チプレクサ群２１〜２４も端子に接続すべきバスを切り
換える。

この期間周辺装置入出力制御部５と各周辺装置との間で
は内部マルチプレクサ群７〜１０及び外部マルチプレク
サ群２１〜２４バス３０，３１，３３．３５を用いてデ
ータの転送が行なわれる。

この時、即ち、内部マルチプレクサ群７〜１０に論理“
°０゛°のモード指定信号２５が入力されている時、プ
ログラムカウンタ２からＲＯＭ部６に対してアドレスデ
ータが出力されても、これは受付けられない。

同様に外部マルチプレクサ群２１〜２４ては論理４４０
ｆｔの場合には論理゛１゛の時、活性化されたバスは
非活性化され、論理“１゛の時非活性であったバスが活
性化され、活性化されたバスを介して入出力データが転
送される。

このように、本実施例によれば通常のワンチップマイク
ロコンピュータで使用される外部端子と開発用ＲＯＭへ
のアドレス、データ入出力端子とを共用することができ
、ワンチップマイクロコンピュータの端子数とほぼ端子
数で開発用装置を実現できる為ケースの大型化をまねく
ことなく安価で量産性に富むワンチップマイクロコンピ
ュータ開発用装置を提供することができ、又、ＲＯＭと
のデータ転送の期間に例えばレジスタの内容やＲＯＭの
内容等を外部において表示、検査することができる為、
プログラム開発及びテバッグの効率が大幅に高まる。

尚、本実施例においてＲＯＭ５ヘアドレスを出力する端
子１７及びＲＯＭ６からプログラムデータを入力する端
子１８は、直列データ転送方式では１個、並列データ転
送方式ではデータビット線の本数だけ設けてもよい。

又、共用する端子として特に周辺装置入出力端子を使用
したが他のアドレス端子、データ端子、制御端子等と共
用することも可能であり、その時にも本考案の効果は十
分得られるものである。

又、外付けＲＯＭ５のかわりに書き込み、読み出しがで
きるプログラムプルＲＯＭ （ＰＲＯＭ、 ＥＰＲＯＭ
）等を使用してもよい。

【図面の簡単な説明】 第１図は従来のワンチップマイクロコンピュータのブロ
ック図、第２図は従来のワンチップマイクロコンピュー
タ開発用装置のブロック図、第３図は本考案のワンチッ
プマイクロコンピュータ開発用装置の一実施例を示すフ
ロック図を示す。 １・・・・・・ワンチップマイクロコンピュータ、２・
・・・・・プログラムカウンタ、３・・・・・・演算制
御部、４・・・・・・レジスタ、５・・・・・・周辺装
置入出力制御部、６・・・・・・ＲＯＭ、７〜１０・・
・・・・内部マルチプレクサ、２１〜２４・・・・・・
外部マルチプレクサ、１１・・・・・・制御系、１２〜
１６・・・・・・ゲート、１７〜２０．２７・・・・・
・端子、２５．２６・・・・・・モート指定信号線、２
８・・・・・・アドレスバス、２９・・・・・・データ
バス、３０〜４０・・・・・・バス、１００．２１００
・・・・・・プロクラムカウンタ、２００・・・・・・
テークポインタ、３００゜２４００・・・・・・ＲＯＭ
、４ＱＱ・・・・・・ＲＡＭ、５００゜２７００・・・
・・・演算制御及びレジスタ部、６００゜２２００．２
６００．２８００・・・・・・入出力ゲート、７００，
２３００，２５００，２９００・・・・・・端子。

Claims (1)

【実用新案登録請求の範囲】
1. 命令が格納された外部メモリをアクセスするためのアド
   レスを発生する第１の回路と、アクセスされた命令を入
   力し演算制御を行なう第２の回路と、演算結果を格納す
   るレジスタを含む第３の回路と、周辺装置との間でデー
   タ入出力を行なう第４の回路とを少なくとも有する情報
   処理装置用開発装置において、前記第１乃至第３の回路
   が使用する外部端子群と前記第４の回路が使用する外部
   端子群とを共用せしめ、前記外部メモリをアクセスして
   命令を取り込みその処理を行なう第１の期間を指定する
   信号に基いて前記第１乃至第３の回路を前記外部端子群
   に接続する第１の手段と、その後周辺装置との間でデー
   タの入出力を行なう第２の期間を指定する信号に基いて
   前記第４の回路を前記外部端子群に接続する第２の手段
   とを有し、前記第１の手段により前記第１および第２の
   回路を用いて外部メモリをアクセスするサイクルにおい
   て前記第３の回路の内容を前記第４の回路の入出力タイ
   ミングとは異なるタイミングで外部に読み出すようにし
   たことを特徴とする開発用装置。