JPH0215353A - 特定アドレス時異常設定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ｔｉｌｌ　　　　要〕 記憶装置と入出力装置の間のデータ転送を制御するチャ
ネル制御装置において意図的に異常状態を設定し、該異
常状態を前記記憶装置又は入出力装置が検出できるか否
かを中央制御装置によって診断する場合の異常設定方式
に関し、 任意の転送アドレスにおける異常状態の設定を可能とす
ることにより、実際のデータ転送動作に即した異常状態
の設定及びその診断を実現することを目的とし、 記憶装置と入出力制御装置との間のデータ転送を制御す
るチャネル制御装置において、中央制御装置からの指示
により、前記データ転送時の各転送アドレスのうち任意
の少な（とも１つの特定アドレスを前記データ転送前に
記憶する特定アドレス記憶手段と、前記データ転送時の
各転送アドレスと前記特定アドレス記憶手段に記憶され
ている前記特定アドレスとを比較するアドレス比較手段
と、該手段で一致が検出されたタイ文ングで前記記憶装
置又は前記入出力制御装置に対して異常状態を設定する
異常状態設定手段とを有するように構成する。

〔産業上の利用分野〕

本発明は、記憶装置と入出力装置の間のデータ転送を制
御するチャネル制御装置において意図的に異常状態を設
定して、該異常状態を前記記憶装置又は入出力装置が検
出できるか否かを中央制御装置によって診断する場合の
異常設定方式に関する。

〔従来の技術〕

コンピュータシステムや電子交換機システム等のデータ
処理系において、外部補助記憶装置・プリンタ・端末装
置又はトランク回路等の入出力装置と主記憶装置との間
でデータ転送を行う場合の一般的なシステム構成として
、第４図に示すようなものが考えられる。

同図において、中央制御装置（ＣＣ１以下同じ）２及び
主記憶装置（ＭＭ、以下同じ）３は、メモリバス５を介
してチャネル制御装置（ＣＨＣ１以下同じ）１に接続さ
れる。一方、特には図示しない各入出力装置が接続され
る複数（ｎ台）の入出力制御装置（ＩＯＣ１以下同じ）
　４　（９１）〜４（＃ｎ）は、コモンバス６を介して
ＣＩ　ＣＩに接続される。

そして、ＭＭ３とｌ０Ｃ４との間で行われるデータ転送
は、ＣＨＣｌの制御下で行われる。即ち、まず、ＣＣ２
がＣＨＣｌへＭＭ３上の転送開始アドレス、そこからの
転送バイト数及びｌ０Ｃ４のアドレス（＃１〜＃ｎのう
ちどれかを示す）等をセットする。これに基づいて、Ｃ
ＨＣｌが上記各データを対応するｌ０Ｃ４へ伝達して起
動をかける。これ以後、ｌ０Ｃ４からの転送要求に基づ
いてＣＨＣｌがメモリバス５を占有し、ｌ０Ｃ４から順
次入力する転送アドレスに従ってＭＭ３をアクセスし、
ｌ０Ｃ４との間でＤＭＡ　（ダイレクトメモリアクセス
）転送方式によるデータ転送を行う。

上記のようなシステムにおいて、正常なデータ転送を保
障するため、例えば定期的にＣＣ２がＭＭ３又は各１０
Ｃ４等の動作の診断を行う必要がある。そしてこのよう
な診断方式の１つとして、ＣＨＣｌが意図的に異常状態
を設定することにより、ＭＭ３又は各１０Ｇ４がその異
常状態を検出できるか否かをＣＣ２が監視する方式があ
る。

具体的には、ＣＨＣｌがＭＭ３と各１０Ｃ４との間で転
送されるデータに付加されているパリティビットを意図
的に反転させたり、又はＣＨＣｌから各１０Ｃ４へ送る
べき応答信号を意図的に出さなかったりすることにより
、ＭＭ３又は各ｌ０Ｃ４に転送エラーを検出させる。そ
して、ＭＭ３又は各１０Ｃ４がもし転送エラーを検出で
きれば、通常それらからＣＨＣｌに割り込みがかかり、
データ転送が中段されてＣＣ２に制御が戻る。従って、
ＣＣ２は上記割り込み状態及びそのときのステータスを
検出することにより、ＭＭ３又は各ｌ０Ｃ４が転送エラ
ーを検出できたか否かを診断する。

上記のような動作をＣＨＣｌに行わせるための従来例の
原理説明図を第５図に示す。同図は、第４図のＣＨＣｌ
においてＣＣ２からの異常状態の設定指令を受信する部
分の原理を示したものである。

同図において、第４図のＣＣ２からはデータ転送前に異
常状態設定用のコマンドがコマンドバッファレジスタ（
ＣＢＲ，以下同じ）６にセットされる。そして、それが
デコーダ（ＤＥＣ，以下同じ）７においてデコードされ
、異常状態設定信号出力用のフリップフロップ（ＦＦ、
以下同じ）８をセットする。これにより、ＦＦ８から異
常状態設定信号ＥＲＲＧＥＮＥが出力される。

上記ＥＲＲＧＥＮＥ信号が出力されることにより、その
後データ転送が開始されると、ＣＨＣｌは例えばＭＭ３
と各１０Ｃ４との間で転送されるデータに付加されてい
るパリティピットを反転させる。

なお、第５図のＦＦ８はＤＥＣ７の各出力に対応して複
数個あり、複数種類の異常状態を指定できるように構成
されている。

〔発明が解決しようとする課題〕

ここで、実際のデータ転送においては、常に異常状態に
なることはまれであり、複数のデータを転送するうち一
部のタイミングにおいてのみ異常状態が発生するという
ような場合が多い。ところが、第５図のような従来方式
によると、データ転送の開始時から異常状態が設定され
てしまうため、データ転送の途中におしζて一時的に異
常状態になった場合に、第４図のＭＭ３や各ｌ０Ｃ４が
その異常状態を本当に検出できるか否かは診断すること
ができないという問題点を有していた。

本発明は、任意の転送アドレスにおける異常状態の設定
を可能とすることにより、実際のデータ転送動作に即し
た異常状態の設定及びその診断を実現することを目的と
する。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。チャネル制御装
置９には、例えばバスを介して中央制御装置１０及び記
憶装置１１　（例えば主記憶装置）が接続され、また、
例えば別のバスを介して入出力制御装置（例えばディス
ク制御装置）１２が接続される。そして、チャネル制御
装置９ば記憶装置１１と入出力制御装置１２との間のデ
ータ転送を制御する。その場合のデータ転送方式は、例
えばＤＭＡ　（ダイレクトメモリアクセス）転送方式次
に、チャネル制御装置９内の特定アドレス記憶手段１３
は、中央制御装置１０からの指示により、前記データ転
送時に順次指定される各転送アドレス１７のうち、任意
の少なくとも１つの特定アドレス１６をデータ転送前に
記憶する例えばレジスタである。

次に、チャネル制御装置９内のアドレス比較手段１４は
、データ転送時に順次を指定される各転送アドレス１７
と特定アドレス記憶手段１３に記憶されている特定アド
レス１６とを比較する例えばコンパレータである。

なお、転送アドレス１７は記憶装置１１をアクセスする
ためのアドレスであり、例えば入出力制御装置１２によ
って順次指定される。

更に、チャネル制御装置９内の異常状態設定手段１５は
、前記アドレス比較手段１４において特定アドレス１６
と転送アドレス１７との一致が検出されたタイミングで
、記憶装置１１又は入出力制御装置１２に対して異常状
態を設定する。該手段１５は、例えば記憶装置１１と入
出力制御装置１２との間で転送されるデータに付加され
ているパリティピットを反転させる回路によって実現さ
れる。又は、記憶装置１１若しくは入出力制御装置１２
に対して出力される応答信号を強制的に阻止する回路に
よって実現される。

〔作　　　用〕

上記手段において、まず、データ転送を開始する前に、
中央制御装置ｌＯが例えばプログラムによりチャネル制
御装置９内の特定アドレス記憶手段１３に、任意の特定
アドレス１６を記憶させておくことができる。

そして、中央制御装置１０からの指示でチャネル制御装
置９が記憶装置１１と入出力制御装置１２の間のデータ
転送の制御を開始すると、アドレス比較手段１４がデー
タ転送時に順次指定される転送アドレス１７と前記特定
アドレス記憶手段１３に設定されている特定アドレス１
６とを比較し、一致したタイミングで異常状態設定手段
１５が記憶装置１１又は入出力制御装置１２に対して異
常を設定する。

そして、記憶装置１１又は入出力制御装置１２は異常状
態を検出した場合に、例えば入出力制御装置９に割り込
みをかけデータ転送を中断させて中央制御装置１０に制
御が戻るようにしておくことにより、中央制御装置１０
内の例えば診断プログラムが、記憶手段１１又は入出力
制御装置１２が前記タイミングで異常状態を検出できた
が否かを診断することができる。

このように、本発明ではデータ転送中の任意のタイミン
グで異常状態を設定することができ、実際のデータ転送
動作に即した異富設定とその診断を実現することができ
る。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明を行う。

まず、本実施例の前提とするデータ処理系の全体構成は
、既に説明した第４図と同じであるためその説明は省略
する。

次に、第４図におけるチャネル制御装置（ＣＨ０１以下
同じ）ｌの本実施例による構成を第２図に示す。

同図において、メモリバス５　（第４図参照）は、デー
タバス５−１、アドレスバス５−２及び制御バス５−３
によって構成され、各々第４図の中央制御装置（ＣＣ１
以下同じ）２及び主記憶装置（ＭＭ１以下同じ）３に接
続される。

一方・コモンバス６　（第４図参照）は、アドレスバス
６−１１データバス６−２　、及ヒ制ｆｌバス６−３に
よって構成され、各々第４図の各入出力制御装置（ＩＯ
Ｃ１ＣＣ１以下同　（９１〜＃ｎ）に接続される。

次に、第４図のＣＣ２からデータバス５−１及びバッフ
ァ２８を介して入力するコマンドは、コマンドバッファ
レジスタ（ＣＢＲ，以下同じ）１８にセットされ、コマ
ンドデコード回路（Ｄ　Ｅ　Ｃ。

以下同じ）１９で解析される。

そして、特にデータ転送動作前に界雷状態設定のための
コマンドが入力した場合、それがＤＩＦ、Ｃ１９で解析
されることによりフリップフロップ（ＦＦ、以下同じ）
２０がセットされる。なお、ＦＦ２０はＤＥＣ１９の他
のいくつかの出力に対応して複数個あるが、他のものに
ついては省略する。

次に、データ転送動作前に第４図のＣＣ２からデータバ
ス５−１及びバッファ２８を介して入力するコマンド実
行アドレス（特定アドレス）３８は、コマンド実行アド
レスレジスタ（ＣＥＡＲ。

以下同じ）２２にセントされる。

一方、データ転送動作中に第４図のｌ０Ｃ４（＃１〜＃
ｎ）のうち１つからアドレスバス６−１及びバッファ３
３を介して入力するメモリアドレス（転送アドレス）３
９は、メモリアドレスレジスタ（ＭＡＲ１以下同じ）　
２４にセントされた後、バッファ３０及びアドレスバス
５−２を介して第４図のＭＭ３に転送される。

ＣＥＡＲ２９及びＭＡＲ２４に各々セットされたコマン
ド実行アドレス３８及びメモリアドレス３９は、共にマ
ツチャー（ＭＡＴＣＨ，以下同じ）２３で比較され、一
致した場合にアンドゲート２１をオンにする。そして、
このタイミングでＦＦ２０の出力が異常状態設定信号Ｅ
ＲＲＯＲＧＥＮＥとしてパリティジェネレータ（Ｐ　Ｃ
，以下同じ）２６を制御する。

ここで、第４図のＭＭ３から第２図のＣＨＣ１を介して
第４図のｌ０Ｃ４の１つにデータを転送中には、データ
バス５−１及びバッファ２８を介して入力したデータは
、データバッファレジスタ（ＤＢＲ，以下同じ）２５か
らＰＯ２６に入力し、更に、バッファ３５からデータバ
ス６−２を介して第４図の１０Ｃ４の１つに転送される
。このとき、ＰＯ２６は異常状態設定信号ＥＲＲＯＲＧ
ＥＮＥがアクティブならば上記データに付加されている
パリティビットを反転させ異常状態を設定する動作を行
う。

一方、上記とは逆に、第４図のｌ０Ｃ４の１つから第２
図のＣＨＣｌを介して第４図のＭＭ３にデータを転送中
には、データバス６−２及びバッファ３４を介して入力
したデータは、ＤＢＲ２５に入力した後、バッファ２９
及びデータバス５−１を介して第４図のＭＭ３に転送さ
れる。

上記の他、転送制御部（ＣＴＬ、以下同じ）２７は、・
バッファ３１．３２を介した制御バス５−３を介して第
４図のＣＣ２及びＭＭ３との間でデータ転送制御動作を
行い、同様に、バッファ３６゜３７を介した制御バス６
−３を介して第４図の各１０Ｃ４との間でデータ転送制
御動作を行う。

以上の実施例の動作につき、第３図の動作フローチャー
ト図を用いて説明を行う。なお、以下の説明においては
、第４図のＭＭ３からｌ０Ｃ４の１つにデータ転送を行
う場合の動作を例に第２図を中心に説明し、ＣＣ２、Ｍ
Ｍ３及びｌ０Ｃ４については第４図を参照するものとす
る。

まず、データ転送を開始する前にＣＣ２から異常状態設
定用のコマンドをＣＢＲ１８にセットする（第３図８１
、以下第３図参照）。これにより、ＤＥＣ１９を介して
ＦＦ２０がセントされ、その出力がオンとなる（Ｓ２）
。

続いて、ＣＣ２からＣＢＲ１８にコマンド実行アドレス
３８をロードするためのコマンドをセットする（Ｓ３）
。このコマンドはＤＥＣ１９で解析された後特には図示
しない制御プロセッサに伝達され、該プロセッサがバッ
ファ３０及びアドレスバス５−２を介してＭＭ３をアク
セスし、ＭＭ３からＣＥＡＲ２２にコマンド実行アドレ
ス３８がロードされる（Ｓ４）。

上記動作の後にデータ転送動作に入る。すなわち、まず
、ＣＣ２からＣＢＲ１８にｌ０Ｃ４の１つを起動するた
めのコマンドをセットする（Ｓ５）これにより上記と同
様に制御プロセッサがＭＭ３をアクセスし、ＭＭａ力）
らＤＢＲ２５にデータ＋云送に必要な転送開始アドレス
、転送バイト数及び起動コマンドを読み出し、更に、ｌ
０Ｃ４に伝達する（Ｓ６）。

これを受けてＩ　ＯＣ４が起動し、当該１０Ｃ４から制
御バス６−３及びバッファ３７を介してＣＴＬ２７に、
転送要求の信号が入力する（Ｓ７）。

これにより、ＣＴＬ２７は制御バス５−３を介してＣＣ
２を制御し、メモリハス５をＣＣ２から切り離してデー
タ転送動作のために占有し、データ転送可能な状態にし
た後、データ転送を受けつける旨の応答信号を制御バス
６−３を介してｌ０Ｃ４に返す（Ｓ８）。

上記動作により、ｌ０Ｃ４がＤＭＡ転送動作を開始し、
まず、ＭＡＲ２４にメモリアドレス（転送アドレス）３
９をセットし、このメモリアドレス３９はアドレスバス
５−２を介してＭＭ３に伝達される。

そして、今、ＭＭ３からｌ０Ｃ４へのデータ転送（読み
出し）を行おうとしているため、ＣＴＬ２７は制御バス
５−３を介してＭＭ３を制御し、ＭＭ３からデータバス
５−１を介してＤＢＲ２５にデータをロードする（３１
０−３ｌｌ）。なお、逆にｌ０Ｃ４からＭＭ３へのデー
タ転送（書き込み）を行う場合（３１０−３２３）につ
いては後述する。

上記のようにしてデータがＤＢＲ２５にロードされると
共に、ＭＡＴＣＨ２３が現在ＭＡＲ２４に設定されてい
るメモリアドレス３９と予めＣＥＡＲ２２に設定された
コマンド実行アドレス３８とを比較しく５１２）、一致
しない場合は通常の転送動作を行う（３１２−３２４）
。すなわち、ＤＢＲ２５にセットされたデータをＰＯ２
６，データバス６−２を介してｌ０Ｃ４へ転送する。な
お、このときＥＲＲＯＲＧＥＮＥ信号はアクティブでな
いためＰＯ２６は何もしないでデータを通過させる。

上記とは逆に、ＭＡＴＣＨ２３においてメモリアドレス
３９とコマンド実行アドレス３８とが一致すると、この
出力によりアンド回路２１がオンになり、ＦＦ２０の出
力がアクティブのＥＲＲＯＲＧＥＮＥ信号としてＰＯ２
６に入力する。これにより、ＰＯ２６はＤＢＲ２５から
データバス６−２に出力されるデータのパリティビット
を反転させ、異常状態の設定を行う（３１２−３１３）
これにより、上記データがｌ０Ｃ４に出゛力され、また
、ＣＴＬ２７が制御バス６−３を介してデータを出力し
た旨の応答信号をｌ０Ｃ４へ送出する（Ｓ１４）。

上記のようにしてデータのパリティが反転されることに
より、これを受は取ったｌ０Ｃ４は、もし正常に動作し
ていれば転送データにエラーがあることを検出すること
ができ（３１５）、ｌ０Ｃ４は制御バス６−３を介して
ＣＨＣｌ内のＣＴＬ２７にデータ転送を中断させたい旨
の割込み要求信号を伝達する（３１６）。なお、この時
同時に、１０Ｃ４内の特には図示しないデバイスステー
タスレジスタ（Ｄ　Ｓ　Ｒ，以下同じ）には、転送デー
タのパリティビットが異常であることを示す情報がセッ
トされる。

次に、ＣＨＣｌ内のＣＴＬ２７は上記割込み要求信号を
受は付け、まず、データ転送動作を中断する（Ｓ１７）
。そして、割込み要求のあったｌ０Ｃ４の入出力（１０
）アドレスを読み取り（８１８）、対応するｌ０Ｃ４に
セットされている前記ＤＳＲの内容をデータバス６−２
を介してＤＢＲ２５に読み取る（Ｓ１９）。

続いて、上記１０アドレスとＤＳＨの内容をＭＭ３のシ
ステム用の領域にストアする（Ｓ２０）。

その後、ＣＨＣｌ内のＣＴＬ２７は制御バス５−３を介
してＣＣ２ヘインクラブトソース信号を送り、割込みの
あったことを知らせる（Ｓ２１）。

以上の動作により、ＣＣ２はソフト制御のもとてＭＭ３
のシステムエリアにストアされた前記ＩＯアドレスとＤ
ＳＲの内容を診断することにより、１０Ｃ４が前記パリ
ティビット反転によるデータの異常状態を検出できたか
否かを診断する（３２２）。すなわち、ＣＣ２は例えば
前記ＭＡＴＣＨ２３がメモリアドレス３９とコマンド実
行アドレス３８の一致を検出し異常状態が設定されるタ
イミングを認識することができ、このタイミングで１０
Ｃ４から割込みがかかるか否か、また、かかった場合に
ＤＳＲの内容が上記異常状態を示しているか否か等を判
定することにより、上記診断を行うことができる。

上記動作は、ＭＭ３からｌ０Ｃ４へのデータ転送時につ
いての説明であり、異常状態の設定はＰＯ２６によって
行うようにしていたが、逆に１００４からＭＭ３ヘデー
タを転送する場合は、前記第３図のＳＬｌ〜Ｓ２２、Ｓ
２４と同様の動作を第３図の３２３で行うようにすれば
よい。この場合、第２図のＰＯ２６に相当するものをＤ
ＢＲ２５とバッファ２９の間に設けて異常状態の設定を
行うようにすればよい。

なお、以上の実施例では、ＦＦ２０の出力によってＰＯ
２６を介して転送データのパリティビットを反転させて
異常状態の設定を行うようにしたが、ＭＡＴＣＩ１２３
が一致を検出した場合に、例えばＦＦ２０と同様の他の
フリップフロップの出力がＣＴＬ２７を制御し、ＣＴＬ
２７がＭＭ３又はｌ０Ｃ４に出力する応答信号を強制的
に抑止することにより異常状態の設定を行うようにして
もよい。この場合、Ｃ８Ｈ１７にセットする異常状態設
定用のコマンドを複数種類用意し、それにより設定され
る異常状態の種類を任意に選択できるようにすることも
可能である。

また、ＣＥＡＲ２２を複数用意し、１つのコマンド実行
アドレス３８で異常状態が設定されそれが検出された後
、データ転送を再開し、更に他のコマンド実行アドレス
３８で異常状態を設定できるようにしてもよい。

〔発明の効果〕

本発明によれば、任意の転送アドレスにおける異常状態
の設定を可能とすることにより、実際のデータ転送動作
に即した異常状態の設定及びその診断を実現することが
できる。

なお、転送アドレスと予め設定した特定アドレスの一致
により異常状態を設定するようにしたため、同時に複数
の入出力制御装置が動作していても、特定のもののみに
対して上記設定を行うことも可能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、 第２図は、チャネル制御装置の構成図、第３図は、本実
施例の動作フローチャー第４図は、データ処理系の全体
構成図、第５図は、従来例の原理説明図である。 ９・・・チャネル制御装置、 ｌＯ・・・中央制御装置、 １１・・・記憶装置、 １２・・・入出力制御装置、 １３・・・特定アドレス記憶手段、 １４・・・アドレス比較手段、 １５・・・異常状態設定手段、 １６・・・特定アドレス、 １７・・・転送アドレス。 ト図、 本４１θ月のフ゛ロッ７図 第 図 デ゛−タ又い甲辰の全イ木構八′図 第４図

Claims (1)

1. 【特許請求の範囲】 記憶装置（１１）と入出力制御装置（１２）との間のデ
   ータ転送を制御するチャネル制御装置（９）において、 中央制御装置（１０）からの指示により、前記データ転
   送時の各転送アドレス（１７）のうち任意の少なくとも
   １つの特定アドレス（１６）を前記データ転送前に記憶
   する特定アドレス記憶手段（１３）と、 前記データ転送時の各転送アドレス（１７）と前記特定
   アドレス記憶手段（１３）に記憶されている前記特定ア
   ドレス（１６）とを比較するアドレス比較手段（１４）
   と、 該手段で一致が検出されたタイミングで前記記憶装置（
   １１）又は前記入出力制御装置（１２）に対して異常状
   態を設定する異常状態設定手段（１５）とを有すること
   を特徴とする特定アドレス時異常設定方式。