JPH04220752A - 入出力装置 - Google Patents
入出力装置Info
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- JPH04220752A JPH04220752A JP2404746A JP40474690A JPH04220752A JP H04220752 A JPH04220752 A JP H04220752A JP 2404746 A JP2404746 A JP 2404746A JP 40474690 A JP40474690 A JP 40474690A JP H04220752 A JPH04220752 A JP H04220752A
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- 238000012360 testing method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000005856 abnormality Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000001422 normality test Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入出力装置に関し、特
にチャネル装置に接続され、入出力動作に関する障害を
擬似的に発生させる入出力装置に関する。
にチャネル装置に接続され、入出力動作に関する障害を
擬似的に発生させる入出力装置に関する。
【０００２】
【従来の技術】電子計算機システムにおいては、一般に
チャネル装置と入出力装置との間で、入出力装置の制御
及び入出力装置とのデータの送受を行うために、入出力
インタフェースが用意されている。
チャネル装置と入出力装置との間で、入出力装置の制御
及び入出力装置とのデータの送受を行うために、入出力
インタフェースが用意されている。
【０００３】入出力インタフェースの一例に関しは、Ｉ
ＢＭ社発行の『ＩＢＭ Ｓｙｓｔｅｍ／３６０ ａ
ｎｄ Ｓｙｓｔｅｍ／３７０ Ｉ／Ｏ Ｉｎｔｅ
ｒｆａｃｅ Ｃｈａｎｎｅｌ ｔｏ Ｃｏｎｔｒ
ｏｌ Ｕｎｉｔ ＯｒｉｇｉｎａｌＥｑｕｉｐｍｅ
ｎｔ Ｍａｎｕｆａｃｔｕｒｅ’ｓ Ｉｎｆｏｒｍ
ａｔｉｏｎ』に詳述されている。
ＢＭ社発行の『ＩＢＭ Ｓｙｓｔｅｍ／３６０ ａ
ｎｄ Ｓｙｓｔｅｍ／３７０ Ｉ／Ｏ Ｉｎｔｅ
ｒｆａｃｅ Ｃｈａｎｎｅｌ ｔｏ Ｃｏｎｔｒ
ｏｌ Ｕｎｉｔ ＯｒｉｇｉｎａｌＥｑｕｉｐｍｅ
ｎｔ Ｍａｎｕｆａｃｔｕｒｅ’ｓ Ｉｎｆｏｒｍ
ａｔｉｏｎ』に詳述されている。
【０００４】また、入出力インタフェース上では、チャ
ネル装置から入出力装置に対して１バイトの入出力コマ
ンド（入出力命令）を送ることにより、入出力装置に対
する動作指示を与える。入出力コマンドの一例を第２図
に示す。
ネル装置から入出力装置に対して１バイトの入出力コマ
ンド（入出力命令）を送ることにより、入出力装置に対
する動作指示を与える。入出力コマンドの一例を第２図
に示す。
【０００５】一般に、電子計算機システムは、工場で組
み立てられ、正常に動作することの試験を行ってからユ
ーザー先に出荷される。この場合の正常に動作すること
の試験には、障害（異常）を検出した場合に、障害（異
常）に対して適切の処置をする動作も含まれるが、これ
はチャネル装置におけるインタフェース上での障害（異
常）に対する動作の正常性試験も同様である。
み立てられ、正常に動作することの試験を行ってからユ
ーザー先に出荷される。この場合の正常に動作すること
の試験には、障害（異常）を検出した場合に、障害（異
常）に対して適切の処置をする動作も含まれるが、これ
はチャネル装置におけるインタフェース上での障害（異
常）に対する動作の正常性試験も同様である。
【０００６】従来、この様な場合の試験には、チャネル
装置と通常の入出力装置が正常に動作している時に、イ
ンタフェース上の信号を機械的なスイッチングなどで強
制的に“０”または“１”にして正常動作の妨害をする
ことによって行っていた。
装置と通常の入出力装置が正常に動作している時に、イ
ンタフェース上の信号を機械的なスイッチングなどで強
制的に“０”または“１”にして正常動作の妨害をする
ことによって行っていた。
【０００７】
【発明が解決しようとする課題】入出力インタフェース
上での障害（異常）種別全てに対して正常に動作するこ
とを試験するためには、試験の度に、第一の障害を再現
させることが必要となる。しかしながら、スイッチによ
る試験方法では、同一の障害の再現を偶然に頼っている
ため、多大な労力（人手）と時間がかかるため、現実に
は不可能に近かかった。
上での障害（異常）種別全てに対して正常に動作するこ
とを試験するためには、試験の度に、第一の障害を再現
させることが必要となる。しかしながら、スイッチによ
る試験方法では、同一の障害の再現を偶然に頼っている
ため、多大な労力（人手）と時間がかかるため、現実に
は不可能に近かかった。
【０００８】
【課題を解決するための手段】本発明の入出力装置は、
チャネル装置に接続され、入出力動作に関する障害を擬
似的に発生させる入出力装置において、入出力装置内部
の状態を管理記憶する状態記憶回路と、擬似的に障害を
発生させるタイミングを記憶する擬障タイミング記憶回
路と、前記状態記憶回路と前記擬障タイミング記憶回路
との内容が一致した場合に擬似的な障害を発生する擬障
発生回路とを有している。
チャネル装置に接続され、入出力動作に関する障害を擬
似的に発生させる入出力装置において、入出力装置内部
の状態を管理記憶する状態記憶回路と、擬似的に障害を
発生させるタイミングを記憶する擬障タイミング記憶回
路と、前記状態記憶回路と前記擬障タイミング記憶回路
との内容が一致した場合に擬似的な障害を発生する擬障
発生回路とを有している。
【０００９】更に本発明の入出力装置はチャネル装置に
接続され、入出力動作に関する障害を擬似的に発生させ
る入出力装置において、入出力装置内部の状態を管理記
憶する状態記憶回路と、擬似的に障害を発生するタイミ
ングを記憶する擬障タイミング記憶回路と、発生する擬
似障害種別を記憶する擬障種別記憶回路と、前記状態記
憶回路と前記擬障タイミング記憶回路との内容が一致し
た場合に、前記擬障種別記憶回路の内容が示す障害種別
を発生させる擬障発生回路とを有している。
接続され、入出力動作に関する障害を擬似的に発生させ
る入出力装置において、入出力装置内部の状態を管理記
憶する状態記憶回路と、擬似的に障害を発生するタイミ
ングを記憶する擬障タイミング記憶回路と、発生する擬
似障害種別を記憶する擬障種別記憶回路と、前記状態記
憶回路と前記擬障タイミング記憶回路との内容が一致し
た場合に、前記擬障種別記憶回路の内容が示す障害種別
を発生させる擬障発生回路とを有している。
【００１０】更に、本発明の入出力装置はチャネル装置
から送られる入出力コマンドを解析し、前記入出力コマ
ンドが前記擬障タイミング記憶回路への書き込みコマン
ドで有る場合には、前記擬障タイミング記憶回路への書
き込みを行う入出力コマド解析制御回路とを有している
。
から送られる入出力コマンドを解析し、前記入出力コマ
ンドが前記擬障タイミング記憶回路への書き込みコマン
ドで有る場合には、前記擬障タイミング記憶回路への書
き込みを行う入出力コマド解析制御回路とを有している
。
【００１１】更に、又本発明の入出力装置はチャネル装
置から送られる入出力コマンドを解析し、前記入出力コ
マンドが前記擬障タイミング記憶回路への書き込みコマ
ンドで有る場合には、前記擬障タイミング記憶回路への
書き込みを、前記入出力コマンドが前記擬障種別記憶回
路への書き込みコマンドである場合には前記擬障種別記
憶回路への書き込みを行う入出力コマンド解析制御回路
とを有している。
置から送られる入出力コマンドを解析し、前記入出力コ
マンドが前記擬障タイミング記憶回路への書き込みコマ
ンドで有る場合には、前記擬障タイミング記憶回路への
書き込みを、前記入出力コマンドが前記擬障種別記憶回
路への書き込みコマンドである場合には前記擬障種別記
憶回路への書き込みを行う入出力コマンド解析制御回路
とを有している。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は、本発明の一実施例である入出力装
置の構成を示すブロック図である。図１に於て、本発明
の一実施例は入出力装置２０の状態を記憶する状態記憶
回路１と、擬障を発生するタイミングを記憶する擬障タ
イミング記憶回路２と、状態記憶回路１と擬障タイミン
グ記憶回路２の内容が一致したときに入出力インタフェ
ース上の擬障を発生する擬障発生回路３と、チャネル装
置１０から送られる入出力コマンドを解析し擬障タイミ
ング記憶回路２および擬障種別記憶回路５にチャネル装
置１０から送られるデータを書き込む制御をする入出力
コマンド解析制御回路４と、擬障発生回路３が発生する
擬障種別を記憶する擬障種別記憶回路５とを含む。
置の構成を示すブロック図である。図１に於て、本発明
の一実施例は入出力装置２０の状態を記憶する状態記憶
回路１と、擬障を発生するタイミングを記憶する擬障タ
イミング記憶回路２と、状態記憶回路１と擬障タイミン
グ記憶回路２の内容が一致したときに入出力インタフェ
ース上の擬障を発生する擬障発生回路３と、チャネル装
置１０から送られる入出力コマンドを解析し擬障タイミ
ング記憶回路２および擬障種別記憶回路５にチャネル装
置１０から送られるデータを書き込む制御をする入出力
コマンド解析制御回路４と、擬障発生回路３が発生する
擬障種別を記憶する擬障種別記憶回路５とを含む。
【００１４】図３は、本実施例の入出力装置に定義させ
ている入出力コマンドである。従来の入出力コマンドと
異なるのは入出力コマンドとして擬障タイミングライト
コマンド（コード＝０Ｆ）と擬障種別ライトコマンド（
コード＝１Ｆ）が追加されている点である。
ている入出力コマンドである。従来の入出力コマンドと
異なるのは入出力コマンドとして擬障タイミングライト
コマンド（コード＝０Ｆ）と擬障種別ライトコマンド（
コード＝１Ｆ）が追加されている点である。
【００１５】また、図４は、入出力コマンド解析制御回
路４の動作を示すフローチャート図、図５は、入出力イ
ンタフェースの動作シーケンス及び動作シーケンスと入
出力制御装置２０内の状態記憶回路１の内容との対応を
示す図である。この図では、Ｒｅａｄコマンドを実行し
ている。
路４の動作を示すフローチャート図、図５は、入出力イ
ンタフェースの動作シーケンス及び動作シーケンスと入
出力制御装置２０内の状態記憶回路１の内容との対応を
示す図である。この図では、Ｒｅａｄコマンドを実行し
ている。
【００１６】図６（ａ），（ｂ）は、状態記憶回路１と
擬障タイミング記憶回路２の内容をそれぞれ示す図で、
ＩＤＬ，ＩＮＩ，ＴＲＮ，ＲＰＯは、それぞれ図５中の
ＩＤＬ，ＩＮＩ，ＴＲＮ，ＲＰＯに対応する。
擬障タイミング記憶回路２の内容をそれぞれ示す図で、
ＩＤＬ，ＩＮＩ，ＴＲＮ，ＲＰＯは、それぞれ図５中の
ＩＤＬ，ＩＮＩ，ＴＲＮ，ＲＰＯに対応する。
【００１７】図７は、擬障種別記憶回路５の内容を示す
図で、ＴＭＯＴ擬障、Ｐ．Ｅ．擬障の２種類の擬障があ
る。ＴＭＯＴ擬障はチャネル装置１０からのＯＵＴ−Ｔ
ＡＧに対して入出力装置２０が何の応答もしない障害を
発生する。Ｐ．Ｅ．擬障は入出力装置２０から送るデー
タに対してつけられている正常なパリティビットを異常
なパリティビットに変更する障害を発生する。
図で、ＴＭＯＴ擬障、Ｐ．Ｅ．擬障の２種類の擬障があ
る。ＴＭＯＴ擬障はチャネル装置１０からのＯＵＴ−Ｔ
ＡＧに対して入出力装置２０が何の応答もしない障害を
発生する。Ｐ．Ｅ．擬障は入出力装置２０から送るデー
タに対してつけられている正常なパリティビットを異常
なパリティビットに変更する障害を発生する。
【００１８】次に本発明の一実施例の動作について説明
する。
する。
【００１９】チャネル装置１０から入出力コマンドが送
られると擬障発生回路３を通して入出力コマンド解析制
御回路４に送られる。入出力コマンド解析制御回路４は
、入出力コマンドを解析し通常のコマンド（Ｓｅｎｓｅ
，Ｗｒｉｔｅ，Ｒｅａｄ，Ｎｏ−ｏｐｅｒａｔｉｏｎ）
であるならば、その処理を、擬障タイミングライトコマ
ンドであるならば、その後にチャネル装置１０から送ら
れるデータを擬障タイミング記憶回路２にライトし、擬
障種別ライトコマンドであるならば、送られてくるデー
タを擬障種別記憶回路５にライトする（図４参照）。こ
れら通常の動作、擬障タイミング記憶回路２へのライト
および、擬障種別記憶回路５へのライトは、入出力イン
タフェースの動作シーケンスによって行われる。ここで
、Ｒｅａｄコマンドが実行されたとすると図５の動作シ
ーケンスになり、状態記憶回路１の内容は、ＩＤＬ（１
００）→ＩＮＩ（０１００）→ＴＲＮ（００１０）→Ｒ
ＰＯ（０００１）→ＩＤＬ（１０００）と変化する。こ
の時、擬障タイミング記憶回路２の内容がＲＰＯ（００
０１）を示していれば、動作シーケンスが、ＩＤＬ→Ｉ
ＮＩ→ＴＲＮ→ＲＰＯと進んだところ、状態記憶回路１
の内容（ＲＰＯ：０００１）と擬障タイミング記憶回路
２の内容（ＲＰＯ：０００１）が一致する。 内容の一枚は擬障発生回路３で検出され、擬障種別記憶
回路５の内容に示された擬障が発生される。擬障種別記
憶回路５の内容が、ＴＭＯＴ擬障（１０）ならば、図５
のＳｔａｔｕｓ Ｉｎ信号がセットされない。擬障種
別記憶回路５の内容が、Ｐ．Ｅ．擬障（０１）ならば、
図５のＢｕｓ Ｉｎ信号上に乗せられたステータスが
、パリテエィエラーを起こす。
られると擬障発生回路３を通して入出力コマンド解析制
御回路４に送られる。入出力コマンド解析制御回路４は
、入出力コマンドを解析し通常のコマンド（Ｓｅｎｓｅ
，Ｗｒｉｔｅ，Ｒｅａｄ，Ｎｏ−ｏｐｅｒａｔｉｏｎ）
であるならば、その処理を、擬障タイミングライトコマ
ンドであるならば、その後にチャネル装置１０から送ら
れるデータを擬障タイミング記憶回路２にライトし、擬
障種別ライトコマンドであるならば、送られてくるデー
タを擬障種別記憶回路５にライトする（図４参照）。こ
れら通常の動作、擬障タイミング記憶回路２へのライト
および、擬障種別記憶回路５へのライトは、入出力イン
タフェースの動作シーケンスによって行われる。ここで
、Ｒｅａｄコマンドが実行されたとすると図５の動作シ
ーケンスになり、状態記憶回路１の内容は、ＩＤＬ（１
００）→ＩＮＩ（０１００）→ＴＲＮ（００１０）→Ｒ
ＰＯ（０００１）→ＩＤＬ（１０００）と変化する。こ
の時、擬障タイミング記憶回路２の内容がＲＰＯ（００
０１）を示していれば、動作シーケンスが、ＩＤＬ→Ｉ
ＮＩ→ＴＲＮ→ＲＰＯと進んだところ、状態記憶回路１
の内容（ＲＰＯ：０００１）と擬障タイミング記憶回路
２の内容（ＲＰＯ：０００１）が一致する。 内容の一枚は擬障発生回路３で検出され、擬障種別記憶
回路５の内容に示された擬障が発生される。擬障種別記
憶回路５の内容が、ＴＭＯＴ擬障（１０）ならば、図５
のＳｔａｔｕｓ Ｉｎ信号がセットされない。擬障種
別記憶回路５の内容が、Ｐ．Ｅ．擬障（０１）ならば、
図５のＢｕｓ Ｉｎ信号上に乗せられたステータスが
、パリテエィエラーを起こす。
【００２０】これらの障害は、チャネル装置１０で検出
され、チャネル装置１０では、障害種別に対応した処理
が行われる。
され、チャネル装置１０では、障害種別に対応した処理
が行われる。
【００２１】この実施例では、状態記憶回路１および、
擬障タイミング記憶回路２の状態は４種類、擬障種別記
憶回路５の擬障は２種類である。これらの種類は、必要
に応じて増やすこともできる。このため、入出力インタ
フェース上の全ての障害種別を擬似的に発生させること
が可能である。
擬障タイミング記憶回路２の状態は４種類、擬障種別記
憶回路５の擬障は２種類である。これらの種類は、必要
に応じて増やすこともできる。このため、入出力インタ
フェース上の全ての障害種別を擬似的に発生させること
が可能である。
【００２２】
【発明の効果】以上説明したように本発明の入出力装置
は、同一の障害を容易に再現させることが出来る。この
ため無駄な労力（人手）と時間を費やす事なく、チャネ
ル装置が入出力インタフェース上での障害（異常）種別
全てに対して正常に動作することを試験することが容易
に可能となる。
は、同一の障害を容易に再現させることが出来る。この
ため無駄な労力（人手）と時間を費やす事なく、チャネ
ル装置が入出力インタフェース上での障害（異常）種別
全てに対して正常に動作することを試験することが容易
に可能となる。
【図１】本発明の一実施例である入出力装置の構成を示
すブロック図である。
すブロック図である。
【図２】従来の入出力装置の入出力コマンドの一例を示
す図である。
す図である。
【図３】本発明の実施例である入出力装置２０の入出力
コマンドを示す図である。
コマンドを示す図である。
【図４】入出力装置２０が動作状態に入った後にチャネ
ル装置１０からコマンドが送られてきた場合の入出力コ
マンド解析制御回路４の制御の流れを示すフローチャー
トを示す図である。
ル装置１０からコマンドが送られてきた場合の入出力コ
マンド解析制御回路４の制御の流れを示すフローチャー
トを示す図である。
【図５】入出力インタフ〃ースの動作シーケンス及び動
作シーケンスと入出力制御装置２０内の状態記憶回路１
の内容との対応を示す図である。
作シーケンスと入出力制御装置２０内の状態記憶回路１
の内容との対応を示す図である。
【図６】状態記憶回路１と擬障タイミング記憶回路２の
内容を示す図である。
内容を示す図である。
【図７】擬障種別記憶回路５の内容を示す図である。
１ 状態記憶回路
２ 擬障タイミング記憶回路
３ 擬障発生回路
４ 入出力コマンド解析制御回路５ 擬障
種別記憶回路 １０ チャネル装置 ２０ 入出力装置
種別記憶回路 １０ チャネル装置 ２０ 入出力装置
Claims (4)
- 【請求項１】 チャネル装置に接続され、入出力動作
に関する障害を擬似的に発生させる入出力装置において
、入出力装置内部の状態を管理記憶する状態記憶回路と
、擬似的に障害を発生させるタイミングを記憶する擬障
タイミング記憶回路と、前記状態記憶回路と前記擬障タ
イミング記憶回路との内容が一致した場合に擬似的な障
害を発生する擬障発生回路とを含んでなることを特徴と
する入出力装置。 - 【請求項２】 チャネル装置に接続され、入出力動作
に関する障害を擬似的に発生させる入出力装置において
、入出力装置内部の状態を管理記憶する状態記憶回路と
、擬似的に障害を発生するタイミングを記憶する擬障タ
イミング記憶回路と、発生する擬似障害種別を記憶する
擬障種別記憶回路と、前記状態記憶回路と前記擬障タイ
ミング記憶回路との内容が一致した場合に、前記擬障種
別記憶回路の内容が示す障害種別を発生させる擬障発生
回路とを含んで構成されることを特徴とする入出力装置
。 - 【請求項３】 前記入出力装置において、チャネル装
置から送られる入出力コマンドを解析し、前記入出力コ
マンドが前記擬障タイミング記憶回路への書き込みコマ
ンドで有る場合には、前記擬障タイミング記憶回路への
書き込みを行う入出力コマド解析制御回路とを含んで成
る請求項１記載の入出力装置。 - 【請求項４】 前記入出力装置において、チャネル装
置から送られる入出力コマンドを解析し、前記入出力コ
マンドが前記擬障タイミング記憶回路への書き込みコマ
ンドで有る場合には、前記擬障タイミング記憶回路への
書き込みを、前記入出力コマンドが前記擬障種別記憶回
路への書き込みコマンドである場合には前記擬障種別記
憶回路への書き込みを行う入出力コマンド解析制御回路
とを含んで成る請求項２記載の入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404746A JP2670645B2 (ja) | 1990-12-21 | 1990-12-21 | 入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404746A JP2670645B2 (ja) | 1990-12-21 | 1990-12-21 | 入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04220752A true JPH04220752A (ja) | 1992-08-11 |
| JP2670645B2 JP2670645B2 (ja) | 1997-10-29 |
Family
ID=18514404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404746A Expired - Lifetime JP2670645B2 (ja) | 1990-12-21 | 1990-12-21 | 入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670645B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518778A (en) * | 1978-07-27 | 1980-02-09 | Hitachi Ltd | Pseudo fault generator |
| JPS62134739A (ja) * | 1985-12-06 | 1987-06-17 | Fujitsu Ltd | 擬似エラ−発生回路 |
| JPH0215353A (ja) * | 1988-07-04 | 1990-01-19 | Fujitsu Ltd | 特定アドレス時異常設定方式 |
-
1990
- 1990-12-21 JP JP2404746A patent/JP2670645B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518778A (en) * | 1978-07-27 | 1980-02-09 | Hitachi Ltd | Pseudo fault generator |
| JPS62134739A (ja) * | 1985-12-06 | 1987-06-17 | Fujitsu Ltd | 擬似エラ−発生回路 |
| JPH0215353A (ja) * | 1988-07-04 | 1990-01-19 | Fujitsu Ltd | 特定アドレス時異常設定方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2670645B2 (ja) | 1997-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970527 |