JPS61223569A - 制御基板の検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は制御基板の検査方法に関し、さらに詳細に説
明すれば、制御基板の全ての要素が正常に作動するか否
か、および所定の相ｒＩａｍ係で確実に接続されている
か否かを検査するＩＩＪｗ基板の検査方法に関する。

〈従来の技術〉 近年、ｉ制御基板は複雑化の一途を辿り、特に１チツプ
マイコン等が組込まれることにより、回路構成のみなら
ず、動作の組合せも複雑化している。

そして、このようなＩ！ＩＩＩＩ基板は各種装置の動作
を制御する中枢であるから、確実な動作を行なうか否か
を検査する必要がある。

このために、従来は、各種装置の動作状態として想定し
得る全ての入力信号の組合せをチェッカにより模擬的に
作り出し、１ＩＪＩ１１基板に印加することにより、制
御基板からの出力信号の組合せを取出し、所定の組合せ
であるか否かを判別することにより、制御基板が正常に
動作し得る状態であるか否かを検査するようにしている
。

〈発明が解決しようとする問題点〉 上記の検査方法であれば、制御基板の全ての要素が所定
の相関関係で接続されているか否か、および格納されて
いるプログラムが正常なものであるか否かを検査するこ
とができるのであるが、各種装置の動作状態として想定
し得る全ての入力信号の組合せをチェッカにより模擬的
に作り出すという完全シミュレートを行なうのであるか
ら、専用のチェッカを使用しても、制御基板に印加する
信号の組合せの種類が著しく多くなって、検査の所要時
間が長くなり、多機能化した装置の制御基板であれば、
上記検査に１０分以上の時間がかかるという不都合があ
る。また、特に装置が複雑化し、多機能化した場合には
、装置に要求される動作について発注者と製造者とが詳
細な打合せを行なわなければならず、しかも専用のチェ
ッカについても、上記打合せに基いて、検査用の信号の
生成、制御基板からの信号の検査を行なう機能を持たせ
なければならず、チェッカの製造に時間がかかるという
不都合がある。

この発明は上記のａ照点に鑑みてなされたちのであり、
制御プログラムに起因する不良の発生は余りなく、制御
基板の何れかの要素の異常、要素間の接続の異常に起因
する不良の発生が殆どであるという経験に基いて、制御
基板の良否を簡単に、かつ確実に判別することができる
制御基板の検査方法を提供することを目的としている。

く問題点を解決するための手段〉 上記の目的を達成するための、この発明の検査方法は、
制御基板に、入力信号の簡単な組合せに対応して所定の
簡単な組合せの信号を出力するプログラムを格納し、上
記簡単な組合せの信号をチェッカにより順次制御基板に
印加して、制御基板からの出力信号の組合せが所定の組
合せの信号であるか否かをチェッカにより判別するもの
である。

但し、制御基板が等しい数の入力端子と出力端子とを有
し、入力端子に対する入力信号の組合せが、出力端子に
おける出力信号の組合せ・と等しくするプログラムが格
納されているものであってもよい。

く作用〉 上記の検査方法であれば、入力信号の簡単な組合せに対
応して所定の簡単な組合せの信号を出力するプログラム
を格納した制御基板に対して、チェッカにより上記簡単
な組合せの信号を順次印加することにより、制御基板か
ら簡単な組合せの信号を取出すことができ、取出した信
号に基いて制御基板が正常であるか否かを判別すること
ができる。そして、制御基板に印加する信号の組合せの
種類は、入力端子数、または出力端子数の何れか多い方
の数に合せて設定すればよい。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第１図は、この発明の検査方法を実施するためのブロッ
ク図であり、チェッカ（１）からの出力信号を制御基板
（２１の入力端子に接続し、制御基板（２からの出力信
号をチェッカ（１）の入力端子に接続している。そして
、上記制御基板（２は、組込まれる装置を作動させるた
めのプログラムと別に検査用のプログラムを格納してい
るものであり、図示しない切替手段により通常の動作モ
ードと、検査のためのチェックモードとを選択すること
ができる。

また、この実施例においては、制御基板（ａはそれぞれ
１０本ずつの入力端子、および出力端子を有するものと
して表されている。

第２図はチェッカ（１）により制御基板（ａを検査する
動作を示すフローチャートであり、ステップ■において
チェッカ（１）から、１番目の信号のみが高レベルの信
号となる組合せの信号を出力しく第３図中時刻ｔ１参照
）、ステップ■において上記組合せの信号を制御基板（
２に印加し、ステップ■において制御基板（りから所定
の組合せの信号を出力しく第４図中時刻ｔ１参照）、ス
テップ■においてチェッカ（１）に印加し、ステップ■
においてチェッカ（１）から出力された信号と、チェッ
カ（１）に入力された信号とが同一であるか否かを判別
する。そして、ステップ■において同一でないと判別さ
れた場合には、ステップ■において制御基板（２）が不
良であることを報知する。他方、ステップ■において同
一であると判別された場合には、ステップ■において１
０種類の信号に対応する検査が終了したか否かを判別し
、終了していなければ、再びステップ■以下の判別、処
理（第３図、および第４図中、時刻ｔ２〜ｔ１０参照）
を行なう。もし、１０種類の信号に対応する検査が終了
していれば、ステップ■において制御基板（りが正常で
あることを報知する。

要約すれば、従来は１０本の入力端子に印加される信号
の組合せとしては、２値化信号が印加されるものと仮定
すれば、最高２１０通りが考えられるが、上記実施例に
よれば、１０通りの組合せのみでよく、チェッカ（１）
の構成（プログラム）を著しく簡素化することができる
とともに、検査所要時間を著しく短縮することができる
。

第５図は制御基板（２の入力端子数が出力端子数より少
ない場合を示すブロック図であり、チェッカ（１）から
の出力信号を、第６図Ａ、Ｂに示す組合せとすることに
より、出力端子数に対応させている。したがって、チェ
ッカ（１）からの出力信号の組合せ（第６図Ａ、Ｂ参照
）に対応させて、ｌ１１１１Ｉｌ基板から出力されるべ
き信号の組合せ（第６図Ｘ１〜ｘ４参照）をチェッカ（
１）に記憶させておくことにより、上記制御基板（２）
からの出力信号と、記憶している信号とを比較して、制
ｗＪＭ板（ａが正常であるか否かを判別することができ
る。

第７図は制御基板（２）の入力端子数が出力端子数より
も多い場合を示すブロック図であり、制御基板（２）か
らの出力信号を第８図Ｘ、Ｙに示す組合せとすることに
より、入力端子に対応させている。

したがって、チェッカ（１）からの出力信号の組合せ（
第８図Ａ−Ｄ参照）に対応させて、制御基板から出力さ
れるべき信号の組合せ（第８図Ｘ、Ｙ参照）をチェッカ
（１）に記憶させておくことにより、上記制御基板（２
）からの出力信号と、記憶している信号とを比較して、
制御基板（２が正常であるか否かを判別することができ
る。

−第９図は制御基板（２の構成を示すブロック図であり
、中央演算処理装置（２１）に対してパスライン（２２
）を介して接続されているＲ　ＯＭ　（２３）、ＲＡＭ
（２４）、入力ボート（２５）、出力ボート（２６）、
およびバックアップメモリ（２１）を有している。

この構成であれば、入力ボート（２５）から読込んだデ
ータを−ＨＲＡ　Ｍ　（２４）に書込み、その後ＲＡＭ
　（２４）から読出して出力ボート（２６）を通して出
力するようにすれば、中央演算処理装置（２１）、ＲＯ
Ｍ　（２３）、ＲＡ　Ｍ　（２４）、入力ボート（２５
）、出力ボート（２６）が正常に動作しているか否か、
即ち、１ｌＪＩｊ基板を構成する各要素が正常であるか
否か、および各要素門の接続が正常であるか否かを判別
することができる。

但し、上記の動作を行なわせたのみでは、バックアップ
メモリ（２γ）が正常に作動しているか否かを判別する
ことができないのであるから、入力ボート（２５）から
読込んだデータを一旦バツクアップメモリ（２７）に書
込んだ後、出力ボート（２６）を通して出力し、次いで
電源をＯＦＦにした後再びＯＮとし、バックアップメモ
リ（２１）から読出したデータを出力ボート（２６）を
通して出力して、電源操作の前後における出力データを
比較することにより、バックアップメモリ（２１）が正
常であるか否かを判別することができる。

以上には、典型的なりＪ１１１ａ！板についてのみ説明
したが、入力端子と出力端子の関係に対応して、適宜組
合せて検査を行なうことにより、任意の制御基板が正常
か否かを判別することができる。

〈発明の効果〉 以上のようにこの発明は、１ｌＪＩＯ基板を検査するた
めの信号を簡単な組合せとするのみでよいとともに、組
合せの種類を少なくすることができ、制御基板の検査を
簡単に、かつ迅速に行なうことができ、さらにはチェッ
カを作動させるためのプログラムを簡素化することがで
きる等特有に効果を奏する。

【図面の簡単な説明】

第１図はｌ１ＩＪｒＢ基板の検査方法を実施するための
構成を示すブロック図、 第２図は動作をボすフローチャート、 第３図はチェッカ（１）からの出力信号を示す図、第４
図はｉｌＪ　ｍ基板（ａからの出力信号を示す図、第５
図、および第７図は他の実施例を示すブロック図、 第６図、および第８図はそれぞれ第５図、および第７図
のブロック図に対応するチェッカ（１）、制御基板（２
）からの出力信号を示す図、第９図は制御基板（りの構
成を示すブロック図。 （１）・・・チェッカ、（２）−・・制御基板第１図 第３図 第４図 第５図 第６図 第７図 第８図 一寸 ］】］ ］■ ７丑 □−−−−−」 ］ □人力

Claims (1)

1. 【特許請求の範囲】 １、制御基板に、入力信号の簡単な組合せ に対応して所定の簡単な組合せの信号を 出力するプログラムを格納し、上記簡単 な組合せの信号をチェッカにより順次制 御基板に印加して、制御基板からの出力 信号の組合せが所定の組合せの信号であ るか否かをチェッカにより判別すること を特徴とする制御基板の検査方法。 ２、制御基板が等しい数の入力端子と出力 端子とを有し、入力端子に対する入力信 号の組合せが、出力端子における出力信 号の組合せと等しくするプログラムが格 納されているものである上記特許請求の 範囲第１項記載の制御基板の検査方法。