JPH07234803A - テスト機能付きプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 外部回路よりプロセッサを構成する内部回路
の全資源の動作確認が効率よく正確に実行できるように
する。 【構成】 複数の内部回路（メモリ部１１、レジスタ部
１２、演算部１３および制御部１４）は内部バス１５に
よって互いに内部バスによって接続されている。動作モ
ード切り替え回路９は、外部回路１から供給される停止
信号に応答して、当該プロセッサの動作モードをテスト
モードと実動作モードのいづれか１つに切り替える。テ
ストバス３はテストモード時に使用され、外部回路１と
接続可能である。複数の内部回路の各々は、動作モード
切り替え回路９によって当該プロセッサがテストモード
に切り替えられたとき、自回路とテストバスとを通信可
能に接続する。これにより、内部回路中の全資源がユー
ザに開放される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプロセッサに関し、特
に、テスト機能を必要とする汎用機器用のプロセッサに
関する。

【０００２】

【従来の技術】周知のように、論理ＬＳＩなどのプロセ
ッサの試験（テスト）には、直流特性試験（ＤＣパラメ
トリックテスト）、交流特性試験（ＡＣパラメトリック
テスト）、および機能試験（ファンクショナルテスト）
の３種類がある。また、このようなプロセッサの試験
は、設計、製造、出荷、受入れの各段階で行われる。

【０００３】直流特性試験では、入力、出力、入出力伝
達、全電流、消費電力などの特性を測定する。交流特性
試験では、入力・出力波形の立上り・立下り時間、入出
力端子間の伝搬遅延時間、セットアップ時間、ホールド
時間、最小クロックパルス幅、動作周波数などを測定す
る。機能試験は、プロセッサに規定の動作条件を与えた
とき、プロセッサが機能に異常を示さずに動作するか否
かを確認するために行う試験である。

【０００４】この中で特に重要な試験が機能試験であ
る。機能試験には、試験パターン蓄積法、実装試験法、
比較試験法、および自己試験法の４種類の方法が知られ
ている。試験パターン蓄積法では、入力試験パターンと
期待出力パターンとを前もって作成しておき、ＬＳＩテ
スタなどの試験装置のメモリに蓄積しておく。試験時
に、その入力試験パターンを被試験デバイスであるプロ
セッサに印加し、被試験デバイスからの出力パターンと
蓄積してある期待出力パターンとを比較して被試験デバ
イスの良否を判定する。実装試験法は、被試験デバイス
をその適用するシステムに実装し、実際にシステムを動
作させ、システムの良否から被試験デバイスの良否を判
定する試験である。比較試験法は、被試験デバイスと比
較用良品プロセッサとに同じ入力試験パターンを同時に
印加し、被試験デバイスからの出力パターンと良品プロ
セッサからの期待出力パターンとを比較照合することに
より、被試験デバイスの良否を判定するものである。自
己試験法は、入力試験パターンの発生および試験結果の
判定ないしは出力パターンの圧縮を、プロセッサ自体で
実行させる試験法である。

【０００５】上記機能試験の中で、実装試験法は、特に
試験機（テスタ）を必要とせず、比較的手軽に試験でき
経済的であるので、主として、利用者（ユーザ）によっ
て受入検査に用いられる。次に、実装試験法について少
し詳細に説明する。

【０００６】まず、すべて良品であると確認されたマイ
クロコンピュータボードを用意する。ここで、マイクロ
コンピュータボードには、ＲＯＭ、ＲＡＭ、Ｉ／Ｏイン
タフェースやその他の回路が周辺回路（外部回路）とし
て搭載されている。このマイクロコンピュータボードに
被試験デバイスであるプロセッサを挿入する。つぎに、
外部回路により、プロセッサをテストモードとなるよう
に制御する。マイクロコンピュータボードに、あらかじ
め用意されたテストプログラムを実際に実行させる。こ
こで、テストプログラムは、種々のインストラクショ
ン、オペランドを組合せて、プロセッサの内部回路の不
良が検出できるようにしたものである。外部回路によ
り、プログラムの実行結果のデータ形式を外部回路で確
認が容易となるようなデータ形式に変換する。このデー
タ形式の変換された実行結果を、汎用入出力ポートを介
して、外部の出力装置（表示装置や印字装置）に出力す
る。ユーザは、この出力装置に出力された実行結果を見
ることにより、テストプログラムが正しく実行されるか
どうかで被試験プロセッサの良否を判定する。

【０００７】このようにして、受入検査時の実装試験法
では、多くの手順に従って、プロセッサの内部回路の動
作確認を行っている。

【０００８】

【発明が解決しようとする課題】前述したように、従来
のテストプログラムの実行によるプロセッサのテスト法
（実装試験法）では、手順が多く、プロセッサを構成す
る内部回路の全資源の動作を確認することができない。
そのため、プロセッサの内部回路のいずれかにに不具合
があった場合でも適切な部位を確認する事が非常に困難
であった。

【０００９】また、実装試験法では、テストモードから
通常動作モード、あるいは通常動作モードからテストモ
ードへのモード変更に複雑なタイミング制約があり、プ
ログラムの再起動にもコマンドの制約があった。

【００１０】従って本発明の目的は、動作モード変更時
の制約が少なく、プログラムの停止と再開が制約無く、
外部回路よりプロセッサを構成する内部回路の全資源の
動作確認が効率よく正確に実行できる、テスト機能付き
プロセッサを提供することにある。

【００１１】本発明の他の目的は、プロセッサの内部回
路に不具合箇所があった場合でも即座に不具合箇所を特
定することができる、テスト機能付きプロセッサを提供
することにある。

【００１２】

【課題を解決するための手段】本発明によるテスト機能
付きプロセッサは、互いに内部バスによって接続された
複数の内部回路を含むプロセッサにおいて、外部回路か
ら供給される停止信号に応答して、当該プロセッサの動
作モードをテストモードと実動作モードのいづれか１つ
に切り替える動作モード切り替え回路と、テストモード
時に使用され、前記外部回路と接続可能なテストバスと
を有し、複数の内部回路の各々は、動作モード切り替え
回路によって当該プロセッサがテストモードに切り替え
られたとき、自回路とテストバスとを通信可能に接続す
る手段を有することを特徴とする。

【００１３】上記テスト機能付きプロセッサにおいて、
動作モード切り替え回路は外部回路から供給される資源
選択信号に応答して、複数の内部回路の中の特定の内部
回路中の１つの資源を選択するための選択信号を特定の
内部回路に送出する手段を有し、特定の内部回路は、選
択信号に応答して、上記１つの資源をテストバスに接続
するように選択する選択手段を含むことが好ましい。

【００１４】

【作用】テストモード時に前記外部回路により当該プロ
セッサの複数の内部回路の全資源の状態を確認すること
が可能となるように、全資源をユーザに開放する。ま
た、資源選択信号によって特定の内部回路の１つの資源
を選択できるので、プロセッサの内部回路に不具合箇所
があった場合でも即座に不具合箇所を特定することがで
きる。

【００１５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１６】図１を参照すると、本発明の一実施例によ
るテスト機能付きプロセッサ２は、外部回路１と、テス
トバス３、メモリアドレス線４、停止（ＨＡＬＴ）信号
線５、書込み（ＷＲ）信号線６、読出し（ＲＤ）信号線
７、および資源選択信号線８によって接続されている。

【００１７】テスト機能付きプロセッサ２は、その内部
回路として、動作モード切り替え回路９と、テストモー
ド用制御線１０と、メモリ部１１と、レジスタ部１２
と、演算部１３と、制御部１４と、内部バス１５とを有
する。動作モード切り替え回路９はテストモード用制御
線１０を介して後述するようにテストモード用制御信号
をメモリ部１１、レジスタ部１２、演算部１３、および
制御部１４に出力する。メモリ部１１、レジスタ部１
２、演算部１３、および制御部１４は内部バス１５を介
して互いに接続されている。また、メモリ部１１、レジ
スタ部１２、演算部１３、および制御部１４はテストバ
ス３に接続されている。

【００１８】メモリ部１１は３〜４のメモリブロックに
分かれており、プログラムを格納するプログラムメモリ
と、データを格納するデータメモリを有する。本実施例
では、レジスタ部１２は後述するように１６個のレジス
タを含んでいる。演算部１３は算術論理演算装置（ＡＬ
Ｕ）、加減算器、乗算器などを含む。制御部１４は命令
のフェッチや、デコードを行う部分で、プログラムカウ
ンタ（図示せず）を含む。

【００１９】この技術分野において周知のように、停止
信号線５から論理“０”レベルの停止信号が送出されて
くると、プロセッサ２はその動作を停止する。詳細に説
明すると、制御部１４内のプログラムカウンタを停止さ
せ、これによって、プロセッサ２はその時点で実行して
いたプログラムの実行を停止する。従って、プロセッサ
２は、その内部回路の状態を現在実行中の命令が完了し
た状態に保持する。

【００２０】本発明では、この停止信号を、プロセッサ
２を「テストモード」或いは「実動作モード」に切り替
えるために使用する。詳細に説明すると、停止信号に応
答して、動作モード切り替え回路９はプロセッサ２の動
作モードを「テストモード」か「実動作モード」かのい
ずれかに切り替える。停止信号が論理“０”レベルを示
すとき、動作モード切り替え回路９はプロセッサ２の動
作モードを「実動作モード」から「テストモード」に切
り替える。停止信号が論理“０”レベルのとき動作モー
ド切り替え回路９はプロセッサ２の動作モードを「実動
作モード」から「テストモード」に切り替える。「テス
トモード」の時、プロセッサ２は通常の停止信号を受け
たときと同様にその動作を停止するだけでなく、後述す
るように、プロセッサ２の内部の全ての資源をユーザに
開放する。これにより、プロセッサ２は、全ての内部資
源を外部回路１によって確信できる状態となる。

【００２１】プロセッサ２は、内部資源として２００種
類以上の回路を有する。従って、内部資源を特定するた
めには、８ビット必要となる。動作モード切り替え回路
９は、資源選択信号線８を介して外部回路１から８ビッ
トの資源選択信号を受ける。この８ビットの資源選択信
号に応答して、動作モード切り替え回路９は、内部資源
の１つを選択し、後述するように、内部資源に対しデー
タの書込みまたは読出しを行う。選択した内部資源にデ
ータを書込みたい場合には、外部回路１は書込み信号線
６から論理“０”レベルの書込み信号をプロセッサ２に
送出する。このとき、選択した内部資源に、テストバス
３から送出されたテストデータが書込まれる。一方、選
択した内部資源からデータを読出したい場合には、外部
回路１は読出し信号線７から論理“０”レベルの読出し
信号をプロセッサ２に送出する。このとき、選択した内
部資源から、テストバス３上にそこに格納されているデ
ータが読出される。

【００２２】また、外部回路１から資源選択信号線８を
介してメモリ部１１を選択する資源選択信号が送出され
てくると、動作モード切り替え回路９は、メモリ部１１
を選択し、メモリアドレス線４を有効とする。これによ
り、外部回路１はメモリ部１１のアドレスを直接指定す
ることが可能となる。

【００２３】尚、本実施例において、外部回路１は、制
御用１チップＣＰＵから構成されているが、このような
構成に限定せず、少なくとも、テストバス３を介してデ
ータの授受を行え、メモリアドレス線４を介してアドレ
スを送出でき、停止信号線５を介して停止信号を送出で
き、書込み信号線６および読出し信号線７を介して書込
み信号および読出し信号を送出でき、資源選択信号線８
を介して資源選択信号を送出できる機能を有するもので
あればどのような構成でも良い。

【００２４】上述したように、動作モード切り替え回路
９は、停止信号線５からの停止信号、書込み信号線６か
らの書込み信号、読出し信号線７からの読出し信号、お
よび資源選択信号線８からの資源選択信号に基づいて、
メモリ部１１、レジスタ部１２、演算部１３、および制
御部１４の各部の資源に対して、テストモード制御線１
０を介してテストバス３ヘのデータの入出力を制御す
る。

【００２５】上述したように、停止信号が「テストモー
ド」を指示しているとき、プロセッサ２はユーザにその
内部資源を開放するが、以下に、レジスタ部１２を例に
とって、どのようにして内部資源の開放が行われるかを
説明する。

【００２６】図２を参照すると、レジスタ部１２は、第
０乃至第１５のレジスタ１２₀ ，１２₁ ，…，１２₁₅を
含む。図面では、第０乃至第１５のレジスタ１２₀ ，１
２₁，…，１２₁₅をそれぞれＧＥＧ０，ＲＥＧ１，…，
ＧＥＧ１５で示している。レジスタ部１２は、さらに、
入力選択回路１２１と、出力選択回路１２２と、出力制
御回路１２３とを有する。

【００２７】入力選択回路１２１はテストバス３及び内
部バス１５と第０乃至第１５のレジスタ１２₀ 〜１２₁₅
の入力との間に接続されている。また、入力選択回路１
２１には動作モード切り替え回路９からテストモード用
制御線１０を介して入力選択信号が供給される。停止信
号線５から送出されてきた停止信号が論理“０”レベル
であり、すなわち「テストモード」を指示するとき、動
作モード切り替え回路９は入力選択信号としてテストバ
ス３側のデータを選択することを指示する信号を出力す
る。この入力選択信号に応答して、入力選択回路１２１
はテストバス３上のデータを選択し、その選択したデー
タを第０乃至第１５のレジスタ１２₀ 〜１２₁₅に供給す
る。停止信号線５から送出されてきた停止信号が論理
“１”レベルであり、すなわち「実動作モード」を指示
するとき、動作モード切り替え回路９は入力選択信号と
して内部バス１５側のデータを選択することを指示する
信号を出力する。この入力選択信号に応答して、入力選
択回路１２１は内部バス１５上のデータを選択し、その
選択したデータを第０乃至第１５のレジスタ１２₀ 〜１
２₁₅に供給する。

【００２８】出力選択回路１２２は、第０乃至第１５の
レジスタ１２₀ 〜１２₁₅の出力と出力制御回路１２３と
の間に接続されている。出力選択回路１２２には動作モ
ード切り替え回路９からテストモード用制御線１０を介
してレジスタ選択信号が供給される。外部回路１から資
源選択信号線８を介して供給される資源選択信号が、レ
ジスタ部１２中の第０乃至第１５のレジスタ１２₀ 〜１
２₁₅の１つを選択することを指示しているとき、動作モ
ード切り替え回路９はレジスタ選択信号として資源選択
信号で選択したレジスタを選択することを指示する信号
を出力する。このレジスタ選択信号に応答して、出力選
択回路１２２は第０乃至第１５のレジスタ１２₀ 〜１２
₁₅の１つを選択し、その選択したレジスタに格納されて
いるデータを出力制御回路１２３に供給する。

【００２９】出力制御回路１２３は出力選択回路１２２
とテストバス３及び内部バス１５との間に接続されてい
る。また、出力制御回路１２３には動作モード切り替え
回路９からテストモード用制御線１０を介して出力選択
信号が供給される。この出力選択信号は上記入力選択信
号と同一である。したがって、出力選択信号がテストバ
ス３側を選択することを指示しているとき、出力制御回
路１２３は出力選択回路１２２で選択したデータをテス
トバス３へ送出する。出力選択信号が内部バス１５側を
選択することを指示しているとき、出力制御回路１２３
は出力選択回路１２２で選択したデータを内部バス１５
へ送出する。

【００３０】このように、停止信号が「テストモード」
を指示しているとき、動作モード切り替え回路９の制御
によってレジスタ部１２はテストバス３と接続され、テ
ストバス３上のデータを授受できる。したがって、レジ
スタ部１２を構成する第０乃至第１５のレジスタ１２₀
〜１２₁₅はユーザに開放される。

【００３１】レジスタ部１２と同様に、メモリ部１１、
演算部１３、および制御部１４の資源も、停止信号が
「テストモード」を指示しているとき、動作モード切り
替え回路９の制御によってユーザに開放される。

【００３２】次に、図３を参照して、動作モード切り替
え回路９の動作について説明する。プロセッサ２が起動
されると、動作モード切り替え回路９は外部回路１から
停止信号線５を介して供給される停止信号が論理“０”
レベルであるのか論理“１”レベルであるのかを判定す
る（ステップＳ１）。停止信号が論理“１”レベルを示
すとき（ステップＳ１のＮ）、動作モード切り替え回路
９はプロセッサ２の動作モードが「実動作モード」であ
るとして、プロセッサ２に通常動作を行わせる（ステッ
プＳ２）。すなわち、動作モード切り替え回路９はテス
トモード用制御線１０を介して、メモリ部１１、レジス
タ部１２、演算部１３、および制御部１４に内部バス１
５を接続させる。制御部１４は命令をデコードして、各
資源を制御し、内部バス１５を介してメモリ部１１、レ
ジスタ部１２、演算部１３、および制御部１４間でデー
タの授受を行わせる。

【００３３】停止信号が論理“０”レベルを示すとき
（ステップＳ１のＹ）、動作モード切り替え回路９は外
部回路１から資源選択信号線５を介して供給される資源
選択信号がどの内部資源を選択しているかを判別する。

【００３４】すなわち、資源選択信号がレジスタ部１２
を指示しているとき（ステップＳ３のＹ）、動作モード
切り替え回路９は前述したようにレジスタ部１２の各資
源をユーザに開放して、レジスタ部１２のテストを可能
とする。資源選択信号がメモリ部１１を指示していると
き（ステップＳ４のＹ）、動作モード切り替え回路９は
メモリ部１１の各資源をユーザに開放して、メモリ部１
２のテストを可能とする。資源選択信号が演算部１３を
指示しているとき（ステップＳ５のＹ）、動作モード切
り替え回路９は演算部１３の各資源をユーザに開放し
て、演算部１３のテストを可能とする。資源選択信号が
制御部１４を指示しているとき（ステップＳ６のＹ）、
動作モード切り替え回路９は制御部１４の各資源をユー
ザに開放して、制御部１４のテストを可能とする。

【００３５】次に、レジスタ部１２でのテスト動作につ
いて説明する。動作モード切り替え回路９は資源選択信
号がレジスタ部１２中の第０乃至第１５のレジスタ１２
₀ 〜１２₁₅のうちのどれを選択することを指示している
かを判定する（ステップＳ７，Ｓ８，Ｓ９）。動作モー
ド切り替え回路９は選択したレジスタの書込み／読出し
処理を行う（ステップＳ１０，Ｓ１１，Ｓ１２）。

【００３６】以下、図１および図２を参照して、レジス
タの書込み／読出し処理について説明する。ここでは、
資源選択信号がレジスタ部１２中の第０のレジスタ１２
₀ の選択を指示しており（ステップＳ７のＹ）、第０の
レジスタ１２₀ の書込み／読出し処理（ステップＳ１
０）を行う場合を例にとって説明する。

【００３７】先ず、第０のレジスタ１２₀ にテストデー
タを書込む場合の動作について説明する。ここで、第０
のレジスタ１２₀ は１６ビット・レジスタであり、テス
トデータが１６進数でＦＦＦＦ（Ｈ）であるとする。

【００３８】外部回路１はテストバス３上にＦＦＦＦ
（Ｈ）を表すテストデータを送出する。次に、外部回路
１は書込み信号線６上に論理“０”レベルの書込み信号
を送出する。この書込み信号に応答して、動作モード切
り替え回路９はレジスタ部１２の第０のレジスタ１２₀
にテストデータを書込ませる。すなわち、テストバス３
上のＦＦＦＦ（Ｈ）を表すテストデータは、入力選択回
路１２１を介して第０のレジスタ１２₀ に書込まれる。

【００３９】次に、第０のレジスタ１２₀ からそこに格
納されたテストデータを読み出す場合の動作について説
明する。

【００４０】外部回路１は読出し信号線７上に論理
“０”レベルの読出し信号を送出する。この読出し信号
に応答して、動作モード切り替え回路９はレジスタ部１
２の第０のレジスタ１２₀ からそこに格納されたデータ
を読み出させる。すなわち、第０のレジスタ１２₀ に格
納されたデータは出力選択回路１２２および出力制御回
路１２３を介してテストバス３へ送出させる。このテス
トバス３上のデータは外部回路１に読み込まれる。

【００４１】したがって、第０のレジスタ１２₀ に書き
込んだテストデータと第０のレジスタ１２₀ から読み出
したデータとが一致していれば、外部回路１は第０のレ
ジスタ１２₀ が正常であること確認できる。一方、これ
らデータが不一致の場合には、外部回路１は第０のレジ
スタ１２₀ が故障しているとして、表示装置や印字装置
などの出力装置を使用して、その旨をユーザに知らせ
る。

【００４２】尚、本発明は上述した実施例に限定され
ず、本発明の要旨を逸脱しない範囲内で種々の変更およ
び変形が可能である。

【００４３】

【発明の効果】以上説明したように本発明は、動作モー
ド変更時の制約が少なく、プログラムの停止と再開が制
約無く実行することができる。また、外部回路よりプロ
セッサの各資源にデータを書込み、また各資源からデー
タを読み込むことができるので、不具合箇所容易に特定
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるテスト機能付きプロセ
ッサの構成を外部回路と接続した状態で示すブロック図
である。

【図２】図１に示したテスト機能付きプロセッサに使用
されるレジスタ部の構成を示すブロック図である。

【図３】図１に示したテスト機能付きプロセッサに使用
される動作モード切り替え回路の動作を説明するための
フローチャートである。

【符号の説明】

１ 外部回路 ２ テスト機能付きプロセッサ ３ テストバス ４ メモリアドレス線 ５ 停止信号線 ６ 書込み信号線 ７ 読出し信号線 ８ 資源選択信号線 ９ 動作モード切り替え回路 １０ テストモード用制御線 １１ メモリ部 １２ レジスタ部 １３ 演算部 １４ 制御部 １５ 内部バス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 互いに内部バスによって接続された複数
   の内部回路を含むプロセッサにおいて、 外部回路から供給される停止信号に応答して、当該プロ
   セッサの動作モードをテストモードと実動作モードのい
   づれか１つに切り替える動作モード切り替え回路と、 テストモード時に使用され、前記外部回路と接続可能な
   テストバスとを有し、 前記複数の内部回路の各々は、前記動作モード切り替え
   回路によって当該プロセッサがテストモードに切り替え
   られたとき、自回路と前記テストバスとを通信可能に接
   続する手段を有することを特徴とするテスト機能付きプ
   ロセッサ。
2. 【請求項２】 前記動作モード切り替え回路は前記外部
   回路から供給される資源選択信号に応答して、前記複数
   の内部回路の中の特定の内部回路中の１つの資源を選択
   するための選択信号を前記特定の内部回路に送出する手
   段を有し、 前記特定の内部回路は、前記選択信号に応答して、前記
   １つの資源を前記テストバスに接続するように選択する
   選択手段を含む、請求項１記載のテスト機能付きプロセ
   ッサ。