JP2599795B2 - マイクロプロセッサ搭載回路の試験方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプロセッサを搭載したディジタ
ル回路の試験を行うマイクロプロセッサ搭載回路の試験
方法に関する。

〔従来の技術〕

従来のマイクロプロセッサ搭載回路の試験方法として
は、回路内のマイクロプロセッサを停止させ、インサー
キット・エミュレータで試験及びデバッグを行う第１の
試験方法と、予め用意したテストプログラムを実行さ
せ、実行結果を表すLED表示等によって回路の良否を判
定する第２の試験方法とが知られている。

〔発明が解決しようとする課題〕

しかしながら、上記従来の第１の試験方法にあって
は、インサーキット・エミュレータを使用するので、ソ
フトウェアの面からの試験としては有利であるが、LSI
や各信号線等のハードウェアの面からの詳細な試験には
向いていない。すなわち、インサーキット・エミュレー
タは、マイクロプロセッサを１命令毎に停止させること
はできるが、命令実行中のみ有効で、命令終了後に無効
となる信号については、その状態を捕らえることができ
ず、またインサーキット・エミュレータの使用には、命
令等に関するソフトウェアの知識も必要であり、汎用的
な試験装置としては適当でないという課題があった。

また、第２の試験方法にあっては、テストプログラム
の実行によって回路の良否を判定するので、回路全体が
良品であるか不良品であるかの判断を容易に行うことが
できる反面、判断結果が不良品であるときに故障個所を
即座に特定することができないという課題があった。

そこで、この発明は、上記従来例の課題に着目してな
されたものであり、マイクロプロセッサを搭載した回路
の試験を容易に行うことができると共に、不良個所の特
定を行うことができるマイクロプロセッサ搭載回路の試
験方法を提供することを目的としている。

〔課題を解決するための手段〕

上記目的を達成するために、本発明に係るマイクロプ
ロセッサ搭載回路の試験方法は、マイクロプロセッサを
搭載した回路の試験方法において、前記回路内に試験用
レジスタを設け、試験時に該部パターンジェネレータか
ら停止信号を入力して前記マイクロプロセッサを停止さ
せ、次いで外部パターンジェネレータからマイクロプロ
セッサの出力信号と等価な等価出力信号を、前記試験用
レジスタに入力する任意の信号数に対応させた出力速度
で前記回路内に入力すると共に、前記試験用レジスタに
対して回路内における任意の信号の取込及び出力命令を
入力し、当該試験用レジスタの出力信号に基づいて回路
が正常であるか否かを判定することを特徴としている。

〔作用〕

請求項（１）に係るマイクロプロセッサ搭載回路の試
験方法においては、試験を行うときに、先ず外部パター
ンジェネレータから停止信号をマイクロプロセッサに入
力してマイクロプロセッサを停止させ、この状態で、外
部パターンジェネレータからマイクロプロセッサと等価
な等価出力信号をマイクロプロセッサ搭載回路を構成す
るメモリ制御部、ディスク制御部、バスインターフェー
ス等の機能ブロックに入力すると共に、試験用シフトレ
ジスタに対して機能ブロックからの制御信号の取込及び
出力命令を入力することにより、試験用シフトレジスタ
に各機能ブロックの状態信号をパラレルに書込み、この
書込まれた状態信号をシリアル信号として出力させる。
したがって、試験用シフトレジスタには、全ての状態信
号が格納されることになり、この試験用シフトレジスタ
のシリアル出力に基づいてマイクロプロセッサ搭載回路
が正常であるか否かの判断を行うことができる。

そして、外部パターンジェネレータで出力するマイク
ロプロセッサの出力信号と等価な等価出力信号を試験用
レジスタに入力する任意の信号数に対応させた出力速度
で回路内に入力するので、試験用シフトレジスタに入力
される状態信号数が多い場合には、外部パターンジェネ
レータから出力するマイクロプロセッサの出力信号に等
価な等価出力信号の出力速度を遅らせることにより、試
験用シフトレジスタに入力されるパラレル入力信号をシ
リアル出力信号に変換する動作に余裕を持たせて、正確
な試験を行うことができる。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図はこの発明の一実施例を示すブロック図であ
る。

図中、１はマイクロプロセッサ搭載回路であって、こ
の回路１には、マイクロプロセッサ２と、このマイクロ
プロセッサ２によって制御される機能ブロック化された
メモリ制御部３、フロッピィ・ハードディスク制御部４
及びバスインターフェース５が搭載され、マイクロプロ
セッサ２と、メモリ制御部３、フロッピィ・ハードディ
スク制御部４及びバスインタフェース５とが双方向信号
線で構成される制御信号群CS₁、CS₂及びCS₃によって接
続されている。

また、マイクロプロセッサ搭載回路１には、パラレル
入力、シリアル出力の試験用シフトレジスタ６が配設さ
れ、この試験用シフトレジスタ６のパラレル入力側に前
記制御信号群CS₁〜CS₃が接続されており、ロード・シフ
ト命令入力端子に後述するパターンジェネレータ９から
のロード・シフト命令LSが入力されると、各制御信号群
CS₁〜CS₃の状態信号をパラレルに読込むと共に、読込ま
れた状態信号をシリアルに出力する。

さらに、マイクロプロセッサ搭載回路１には、メモリ
制御部３、フロッピィ・ハードディスク制御部４及びバ
スインターフェース５の応答信号RS₁、RS₂及びRS₃が入
力されてこれらに応じたパターン発生条件データPDを出
力するパターン発生条件設定部７が設けられている。

そして、試験用シフトレジスタ６から出力されるシリ
アル出力SS及びパターン発生条件設定部７から出力され
る回路動作の制御を行うパターン発生条件データPDが外
部に設けられたテスト装置８に入力され、このテスト装
置８でシリアル出力SSに基づいて回路動作の進行状況を
把握すると共に、パターン発生条件データPDに応じたパ
ターン発生条件出力PSを同様に外部に設けられたパター
ンジェネレータ９に入力する。

このパターンジェネレータ９は、テスト装置８から入
力されるパターン発生条件出力PSに基づいて、マイクロ
プロセッサ２を停止させる停止信号としてのリセット信
号RSをマイクロプロセッサ２に入力すると共に、マイク
ロプロセッサ２の各機能ブロックに対する制御信号と等
価な等価制御信号を各制御信号群CS₁〜CS₃に出力し、且
つ制御信号の出力に同期してロード・シフト命令を前記
試験用シフトレジスタ６に入力する。ここで、パターン
ジェネレータ９から出力される等価出力信号の出力速度
は、前記試験用シフトレジスタ６におけるパラレル入力
される制御信号数に応じたデータシフト時間に対応した
速度に選定されている。

次に、上記実施例の動作を説明する。マイクロプロセ
ッサ搭載回路１の試験を行うには、先ずテスト装置８か
らのパターン発生条件出力PSをパターンジェネレータ９
に入力することにより、このパターンジェネレータ９か
らリセット信号RSをマイクロプロセッサ２に入力して、
マイクロプロセッサ２を停止させる。次いで、テスト装
置８からパターン発生条件設定部７から入力されるパタ
ーン発生条件データPDに対応するパターン発生条件出力
PSをパターンジェネレータ９に入力して、このパターン
ジェネレータ９からマイクロプロセッサ２の制御信号と
等価な制御信号をメモリ制御部３、フロッピィ・ハード
ディスク制御部４及びバスインタフェース５に出力し、
これら制御信号に同期して試験用シフトレジスタ６にロ
ード・シフト命令LSを入力する。これによって試験用シ
フトレジスタ６に、回路動作の進行状況に合わせたマイ
クロプロセッサ２とメモリ制御部３、フロッピィ・ハー
ドディスク制御部４及びバスインタフェース５との間の
状態信号が格納され、この格納された状態信号がシリア
ル出力SSとしてテスト装置８に入力される。

したがって、テスト装置８で入力されるシリアル出力
SSを監視することにより、回路動作の進行状況を把握す
ることができ、マイクロプロセッサ搭載回路１が正常で
あるか否かを判断することができる。このとき、テスト
装置８に予め回路１が正常時におけるシリアル出力を記
憶させておくことにより、この正常時のシリアル出力と
試験用シフトレジスタ６から入力されるシリアル出力と
を比較することで、故障時の制御信号を特定することが
でき、不良個所の発見に役立てることができる。

なお、上記実施例においては、１つの試験用シフトレ
ジスタ６を設けた場合について説明したが、これに限ら
ず、マイクロプロセッサと各機能ブロックとの間の制御
信号数が多い場合にはこれらに応じた数の試験用シフト
レジスタを設け、これらのシリアル出力をテスト装置８
に入力するようにすればよい。

また、上記実施例においては、試験用レジスタとして
試験用シフトレジスタ６を適用した場合について説明し
たが、これに限らず、パラレル入力の試験用レジスタを
使用し、この試験用レジスタのパラレル出力をパラレル
／シリアル変換回路でシリアル出力に変換するようにし
てもよい。

さらに、機能ブロックとしては、メモリ制御部３、フ
ロッピィ・ハードディスク制御部４及びバスインタフェ
ース５に限定されるものではなく、他の機能ブロックが
追加されている場合でもよい。

〔発明の効果〕

以上説明したように、請求項（１）に係るマイクロプ
ロセッサ搭載回路の試験方法によれば、外部のパターン
ジェネレータから停止信号をマイクロプロセッサに入力
してマイクロプロセッサを停止させ、この状態でマイク
ロプロセッサと等価な制御信号をマイクロプロセッサに
よって制御される各種制御部に入力すると共に、制御信
号の入力に対応する回路内の任意の信号の取込・出力命
令を試験用レジスタに入力するようにしたので、これら
に対応する各種制御部の状態信号の全てを試験用レジス
タに格納することが可能となり、この試験用レジスタか
ら出力される状態信号によって回路動作の進行状況を正
確に把握することができ、マイクロプロセッサ搭載回路
が正常であるか否かの判断を行うことができる。また、
試験用レジスタから出力される状態信号を正常時の試験
用レジスタから出力される状態信号と比較することによ
り、故障時の制御信号を特定することができ不良個所の
発見に役立てることができる等の効果が得られる。

しかも、パターンジェネレータからマイクロプロセッ
サ搭載回路に入力するマイクロプロセッサと等価な等価
出力信号の出力速度を試験用レジスタに入力される信号
数に対応させたので、試験用レジスタに入力される制御
信号の数が多いときに、シフトレジスタのシリアル出力
又はパラレル出力変換したシリアル出力のデータシフト
に要する時間に対応してパターンジェネレータの制御信
号出力速度を遅くすることによりパラレル入力に対する
シリアル出力の動作を余裕を持って行わせることができ
ることとなり、短時間だけ有効となる制御信号であって
も、もれなく試験用レジスタに格納して読出すことがで
き、マイクロプロセッサ搭載回路の試験を正確且つ容易
に行うことができる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 図中、１はマイクロプロセッサ搭載回路、２はマイクロ
プロセッサ、３はメモリ制御部、４はフロッピィ・ハー
ドディスク制御部、５はバスインタフェース、６は試験
用シフトレジスタ、７はパターン発生条件設定部、８は
テスト装置、９はパターンジェネレータである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】マイクロプロセッサを搭載した回路の試験
   方法において、前記回路内に試験用レジスタを設け、試
   験時に外部パターンジェネレータから停止信号を入力し
   て前記マイクロプロセッサを停止させ、次いで外部パタ
   ーンジェネレータからマイクロプロセッサの出力信号と
   等価な等価出力信号を、前記試験用レジスタに入力する
   任意の信号数に対応させた出力速度で前記回路内に入力
   すると共に、前記試験用レジスタに対して回路内におけ
   る任意の信号の取込及び出力命令を入力し、当該試験用
   レジスタの出力信号に基づいて回路が正常であるか否か
   を判定することを特徴とするマイクロプロセッサ搭載回
   路の試験方法。